JPS5927642U - Ｐｌｌ受信機の表示装置 - Google Patents

Ｐｌｌ受信機の表示装置

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JPS5927642U
JPS5927642U JP12251582U JP12251582U JPS5927642U JP S5927642 U JPS5927642 U JP S5927642U JP 12251582 U JP12251582 U JP 12251582U JP 12251582 U JP12251582 U JP 12251582U JP S5927642 U JPS5927642 U JP S5927642U
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JP
Japan
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display
frequency
decoder
display device
pll receiver
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Application number
JP12251582U
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JPS6345075Y2 (ja
Inventor
小沢　利行
Original Assignee
三洋電機株式会社
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Publication date
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  • Channel Selection Circuits, Automatic Tuning Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のＰＬＬ受信機の操作部及び表示部を示す
正面図、第２図は本考案の実施例を示す要部ブロック図
、第３図は第２図の実施例の動作を説明するためのタイ
ミンδ゛チャートである。 主な図番の説明、５・・・プログラマブルディバイダ、
７・・・表示用デコーダ、８・・・周波数表示器、９・
・・表示駆動回路、１０・・・メモリセットスイッチ、
１１・・・切り出し回路、１６・・・タイミングパルス
発生回路、１７・・・ＲＳフリップフロップ、１Ｂ−０
゜ＮＡＮＤゲート、１９・・・ＡＮＤゲート。

Claims (1)

    【実用新案登録請求の範囲】
  1. 複数の表示素子より成る周波数表示器と、プログラマブ
    ルデイバイダに設定される分周数データをデコードする
    表示用デコーダと、該表示用デコーダの出力に応じて前
    記周波数表示器を駆動する表示駆動回路とより構成され
    る受信周波数表示回路を備えたプリセット機能を有する
    ＰＬＬ受信機において、プリセットメモリを書き込み待
    機状態にセットするためのメモリセラ２トスイツチの操
    作に応答してブランキングパルスを発生するパルス発生
    手段と、該ブランキングパルスにより前記表示用デコー
    ダの出力を断続的に遮断する禁止ゲートとを鰻け、前記
    プリセットメモリの書き込み待機状態を前記周波数表示
    器の表示素子を点滅させることにより表示するようにし
    たことを特徴とするＰＬＬ受信機の表示装置。
JP12251582U 1982-08-11 1982-08-11 Ｐｌｌ受信機の表示装置 Granted JPS5927642U (ja)

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JP12251582U JPS5927642U (ja) 1982-08-11 1982-08-11 Ｐｌｌ受信機の表示装置

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JPS5927642U true JPS5927642U (ja) 1984-02-21
JPS6345075Y2 JPS6345075Y2 (ja) 1988-11-22

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01129889U (ja) * 1988-02-26 1989-09-04

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5046021A (ja) * 1973-08-27 1975-04-24
JPS52113117A (en) * 1976-03-18 1977-09-22 Torio Kk Digital frequency indicator
JPS5457979U (ja) * 1977-09-30 1979-04-21
JPS5453902A (en) * 1977-10-07 1979-04-27 Hitachi Ltd Preset display unit

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JPS6345075Y2 (ja) 1988-11-22

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