JPS5926416Y2 - デイジタルデ−タ処理装置 - Google Patents

Description

【考案の詳細な説明】 本考案は一般的にはテ゛イジタルデータ処理装置に関す
るものであり、より詳しく言えば電子計算機入出力Ｉ１
０ハードウェアの改良に関するものである。

電子計算機Ｉ１０技術に於ける主要な革新は非同期のバ
ッファされたＩ１０転送の実用化であった。

この機能は多重のバイト及びワードのＩ１０転送が、実
行される電子計算機プログラムの介入に対して半同期に
発生すること、及びプログラムの介入なしで非同期に発
生することを可能にするものである。

ここで、米国特許第３，２５１，０４０号にあるＲ、Ｌ
、パークホルダ等によって説かれた非同期のバッファさ
れたＩ１０転送の動作に目を通すことを推奨する。

次の第２の主要な革新は、複数の周辺装置と通信する単
一のＩ１０チャネルの使用であった。

これを実現するために多くの技術が実用化されたが、こ
の中で最も多く引き合いに出される技術は外部指定型指
標化（Ｅｘｔｅｒｎａｌｌｙ ＳｐｅｃｉｆｉｅｄＩｎ
ｄｅｘｉｎｇ） （ＥＳＩ）と呼ばれるもノテある。

ＥＳＩは複数のバッファ制御ワード（ＢＣＷ）を保持す
ることによって、非同期バッファＩ１０転送を採用した
単一のＩ１０チャネルにより複数の周辺装置を使用する
ことを可能にする。

単一のＩ１０チャネル下にある複数の周辺装置の各々に
は、その装置とのＩ１０転送を制御したり、Ｉ１０転送
の状態を保持したりする１つのＢＣＷが割り当てられる
。

複数の周辺装置の各々はその装置自身を一意的に識別す
る指標を送出し、コンピュータが対応するＢＣＷを選択
して各々のテ゛−タ転送を適切に制御できるようにする
。

ＥＳＩ動作の詳細を知るためには、米国特許第３，２４
３，７８１号にあるＣ、Ｗ、アーマン等によって説かれ
た技術に目を通すことを推奨する。

アーマンの特許に説明されているＥＳＩはコンピュータ
の主記憶装置に格納されたＢＣＷを使用するものである
。

この方法では各Ｉ１０チャネルに対して必要とするＢＣ
Ｗに対応するだけの記憶装置空間を提供する。

しかしながらＢＣＷを主記憶装置に格納することはＢＣ
Ｗをアクセスするために比較的速度の遅い主記憶参照を
必要とするという欠点を有する。

従って、部品が進歩するに従って、ＥＳＩは改良されて
、ＩＯＵ汎用レジスタ（ＩＧＲ）と呼ばれる半導体製の
比較的小容量であるが高速のランダムアクセスメモリ
（ＲＡＭ）にＢＣＷを格納するようになった。

ＩＧＲ内の各番地（アドレス）位置は、自身を一意的に
識別する対応した指標を送出する１つの周辺装置のため
のＢＣＷの格納領域として割り当てられる。

ＩＧＲ内の１つの番地位置は、１つの周辺装置と通信す
るのに専用される他のハードウェアと共にＩ１０サブチ
ャネルと呼ばれる。

ハードウェアの価格上の理由から、Ｉ１０サブチャネル
の全数は制限される傾向にある。

従ってＥＳＩ形式で接続することのできる周辺装置の全
数は、十分な融通性をもちかつ経済的にも受容可能と考
えられるある数に制限される。

さらに従来のシステムでは、ＥＳＩ形式を採用した個々
の■／Ｏチャネルに対して、固定数のＩ１０サブチャネ
ルを割り当てている。

この割り当て法は手軽な方法である。

しかし、各Ｉ１０チャネルの全Ｉ１０転送バンド巾がＩ
１０サブチャネルの数と同様に制限されるために、最大
の融通性が達成されない。

その結果多くの構成に於いて、あるＩ１０チャネルはす
べての利用可能なＩ１０サブチャネルを使用せずにＩ１
０転送バンド巾が制限され、一方他方のＩ１０チャネル
は全Ｉ１０バンド巾以内にあるのに利用可能なＩ１０サ
ブチャネルの数によって制限されるというような状態に
なっている。

このような状況は使用可能なＩ１０サブチャネルの数を
ハードウェアに物理的に存在する数組下にするものであ
る。

本考案はＩ１０チャネルへのＩ１０サブチャネルの割り
当ての融通性を可納能にすることによって、この非効率
性を打破するものである。

Ｉ１０チャネルに各Ｉ１０サブチャネルを割り当てるた
めに第２のランダムアクセスメモリ（ＲＡＭ）を使用す
る。

この第２のＲＡＭは、チャネルテ゛イスクリブタスタッ
ク（ＣＤＳ）と呼ばれ、各Ｉ１０サブチャネルに対して
１つの番地位置を含んでいる。

各番地位置は、対応するＩ１０サブチャネルの割り当て
られるＩ１０チャネルを一意的に識別するために必要な
情報を蓄えるための容量を有している。

ＣＤＳは要求されるＩ１０構威に対応して書き込まれる
。

ここでの実施例ではシステムサポートプロセッサ（ｓｓ
ｐ）によってＣＤＳが書き込まれる。

ＳＳＰは汎用のストアト・プログラム型テ゛イジタルコ
ンピュータであり、システムの初期化や監視、再構成及
び通常操作卓に付随する機能の制御を提供するようにプ
ログラムされる。

ＳＳＰによるＣＤＳの書き込みによって要求されるＩ１
０チャネルへの各Ｉ１０サブチャネルの割り当てが確立
される。

ＣＤＳは要求され各Ｉ１０サブチャネルの再構成のため
にシステム初期化の一部として書き込みが行われる。

与えられたＩ１０サブチャネルを通してバッファされた
Ｉ１０転送を開始する際に、どのＩ１０チャネルを起動
すべきかを決定するためにＣＤＳをアクセスする。

与えられた周辺装置からの各データ要求（パークホルダ
等及びアーーマン等の前記米国特許を参照のこと）に対
するサービスは、対応するＩ１０サブチャネルが割り当
てられているＩ１０チャネルのハードウェアを経て到達
する。

従って、各テ゛−タ要求のサービスのためにはＣＤＳを
アクセスする必要はなく、バッファされたＩ１０転送の
開始の場合にのみＣＤＳをアクセスする必要がある。

ここでの実施例では、ＣＤＳはモードと呼ばれるＩ１０
サブチャネルの状態を表示する情報も有している。

本考案は第１図に示すコンピュータに包含されている。

ここに示されているコンピュータは算術計算の大部分を
実行する中央処理装置、ＣＰＵ１１を有している。

ＣＰＵＩＩは、双方向ケーブル２０ ａ及び２０ ｂを
通して記憶装置、ｅ’、 ＭＳＵ、ｆｆ １８、及び記
憶装置１、ＭＳＵＩ、１９から命令やデータを引出す。

コンピュータと外部装置の間のインターフェイスは入力
／出力装置、ｌ０Ｕ１２を通して行われるが、この装置
はケーブル２２を通してＣＰＵ１１と通信して制御情報
及び状態情報の交換を行い、さらにケーブル２１ａ及び
２１ ｂを通してＭＳＵＪ３’ １８ 及びＭＳＵＩ、
１９とも通信する。

システムサポートプロセッサ、５ＳＰ１７は汎用の蓄積
プログラム型デ゛イジタルコンピュータであり、操作具
とのインターフェイスやシステム制御に関連する制御及
び監視機能を実行するようにプログラムされる。

第１図で゛は５ＳＰ１７がケーブル２７によってｌ０Ｕ
１２に結合されており、この点は本考案にとって重要な
ことである。

図示されていないが、５ＳＰ１７は他のケーブルによっ
て、コンピュータ内の他の要素に結合されている。

このコンピュータのシステム初期化時に、５ＳＰ１７は
その内部記憶装置に格納されているプログラムを実行し
、このプログラムによって５ＳＰ１７はケーブル２７を
通してｌ０Ｕ１２にしかるべきＩ１０サブチャネル割り
当て情報を転送する。

このＩ１０サブチャネル割り当て情報の形式及び時間関
係を以下に詳述する。

ｌ０Ｕ１２は１本もしくはそれ以上のケーブルを通して
、コンピュータの外部にある装置と通信する。

そのケーブルの１本と、そのケーブル上のＩ１０転送を
支援するためのｌ０Ｕ１２内のハードウェアを含めて・
Ｉ１０チャネルと呼ぶ。

先行技術に精通している人であれば、大部分のコンピュ
ータは複数、即ち通常２の階乗（例えば２． ４． ８
．１６゜３２等）の数のＩ１０チャネルを提供している
ことはすぐにわかることであるが、ここでは説明をわか
りやすくするために１台のＩ１０チャネルのみを考慮す
ることにする。

Ｉ１０チャネルに対応するケーブルは図上でケーブル２
３として示されているものである。

ここに示すＩ１０チャネルは１バイトもしくは２バイト
の並列転送を採用した双方向のチャネルである。

装置Ａ、 ＤＡ１４、装置Ｂ、ＤＢ１５、及び装置Ｃ９
ＤＣ１６はＩ１０チャネルを通し周辺サブシステム１、
ＰＳ１１３を経由してｌ０Ｕ１２と通信する。

ＰＳ１１３はケーブル２３からケーブル２４．２５及び
２６へのＩ１０転送を多重化及び非多重化するものであ
る。

Ｉ１０チャネルは前述したように外部指定型標札、ＥＳ
Ｉを採用しており、ケーブル２３を使用した１台のＩ１
０チャネル上で゛、ｌ０Ｕ１２とＤＡ１４、ＤＢ１５及
びＤＣ１６間に分散する独立した非同期のバッファされ
たＩ１０転送を可能にする。

この１台のＩ１０チャネルに使用されているＥＳＩはＣ
８Ｗ、アーマン等によって米国特許第３，２４３，７８
１号に説明されているものであるが、ただし前述のよう
にｌ０Ｕ１２とＤＡ １４． ＤＢ １５及びＤＣ１６
の各々の間に行われる個々の非同期バッファＩ１０転送
に対応する個々のバッファ制御ワード（ＢＣＷ）を格納
するのに使用されるランダムアクセスメモリを有してい
る。

これも前述したことであるが、Ｉ１０サブチャネルとい
う用語は、ｌ０Ｕ１２と与えられた装置（例えばＤＡ１
４．ＤＢ１５あるいはＤＣ１６）の間のＩ１０転送を行
うためのＢＣＷを含むＲＡＭ内の１つの番地位置と、ｌ
０Ｕ１２内のその機能を行うための他のハードウェアを
合わせたものを指している。

従ってＤＡ１４は１つのＩ１０サブチャネルを介してｌ
０Ｕ１２と通信し、ＤＢ１５は第２のＩ１０サブチャネ
ルを介してｌ０Ｕ１２と通信し、ＤＣ１６は第３のＩ１
０サブチャネルを介してＩＯＵ １２と通信すると言う
ことができる。

更にこれらの３台のサブチャネルはケーブル２３を使用
して１台のＩ１０チャネルを共有する。

第２図はｌ０Ｕ１２をより詳細に表わした図である。

チャネル制御モジュール、ＣＣＭ３０はｌ０Ｕ１２の全
体の制御と時間制御を提供するものである。

ＣＣＭ３０もケーブル２７を介して５ＳＰ１７に、ケー
ブル２１を介してＭＳＵｏ、１８及びＭＳＵＩ、１９に
、ケーブル２２を介してＣＰＵ１１に接続されるｌ０Ｕ
１２の１要素である。

わかりやすくするために図には４台のチャネルモジュー
ル（即ちＣＭＩ。

３１、 ＣＭ２．３２． ＣＭ３．３３及びＣＭ４．３
４）Ｌか示されていないが、ｌ０Ｕ１２は最大８台のチ
ャネルモジュールを有することができる。

各チャネルモジュールは、８台のＩ１０チャネルまで゛
のケーフ゛ルとインタフェイス接続するためのハードウ
ェアを有している。

前述のように、わかりやすくするためにここで゛は１台
のＩ１０チャネルのみを示している。

図示した１台のＩ１０チャネルはチャネルモジュール番
号１、ＣＭｌ、３１によって終端されるケーブル２３を
使用している。

各チャネルモジュールは２本のケーブルでＣＣＭ３０に
結合されている。

第１のケーブルであるケーブル３８は、ＣＣＭ３０とチ
ャネルモジュールの各々（即ちＣＭＩ、 ３１． ＣＭ
２．３２． ＣＭ３．３３、及びＣＭ４．３４）の間の
転送を可能にする双方向のデータ母線である。

ケーブル３８はブロードキャスト・モードで行われる３
８ビット並列転送の機能を有している（即ちすべてのモ
ジュールＣＣＭ３０゜ＣＭＩ、 ３１． ＣＭ２．３２
． ＣＭ３．３３． ＣＭ４．３４は同一の情報を受は
取る）。

ケーブル３８の巾が３８ビツト以外でも可能であること
は明らかであるが、この巾は２ビツトのパリティピット
を有する３６ビツトワードを使用する転送を可能にする
ために選ばれたものである。

各チャネルモジュールをＣＣＭ３０に結合する第２のケ
ーブルは制御／状態（コントロール／ステータス）のた
めのケーブルである。

第２図でわかるように、別々の制御／状態ケーブルが各
々チャネルモジュールをＣＣＭ３０に結合している。

ケーブル３５はＣＭＩ、３１のためのものであり、ケー
ブル３６はＣＭ２，３２、ケーブル３７はＣＭ３゜３３
、ケーブル３９はＣＭ４．３４のためのものである。

各基の制御／状態ケーブルはＣＣＭ３０を対応するチャ
ネルモジュールに結合し、制御及び状態情報を転送する
。

これらのケーブルは例えばケーブル３８上の転送やケー
ブル３８の使用を制御するために用いられる。

第３図はＣＣＭ３０をより詳細に表わした図である。

制御部、Ｃ０ＮＴ４０はｌ０Ｕ１２の全体の制御と時間
制御を提供するために用いられる論理装置を有している
。

Ｃ０ＮＴ４０の構造は先行技術に於いて一般的なものと
見なされている。

Ｃ０ＮＴ４Ｑはマイクロプログラム・アーキテクチャで
あってもよいし、専用の論理装置で実行してもよい。

この実施例では、専用論理装置の設計でＣ０ＮＴ４０を
構成しているが、マイクロプログラム・アーキテクチャ
も本発明を適切に実施する上で適している。

Ｃ０ＮＴ４０は前述したようにケーブル２２を介してＣ
ＰＵＩＩと結合され制御及び状態情報の交換を行う。

Ｃ０ＮＴ４０は双方向のケーブル２］を介してＭＳＵｏ
、１８及びｍＳＵ １ 、１９ ニも結合される。

ここの実施例では、ケーブル２１は並列の３８ビツトを
転送する能力を有しているが、先行技術に精通している
人は他の巾を使用することも可能であることは容易にわ
かることで、ある。

ＣＣＭ３０とチャネルモジュール間の３８ビット双方向
デ゛−タバスはケーブル３８を介してＣ０ＮＴ４０に結
合される。

４台のチャネルモジュール（即ちＣＭＩ、３１．ＣＭ２
、３２． ＣＭ３．３３及びＣＭ４，３４）からの制御
／状態ケーブル（Ｊ！０ちケーブル３５、ケーブル３６
、ケーブル３７及びケーブル３９）はそれぞれ結合器、
ＪＵＭＡ４７．ＪＵＮＢ４８．ＪＵＮＣ４９及びＪＵＮ
Ｄ ５０に結合される。

結合器ＪＵＮＡ４７． ＪＵＮＢ４８゜ＪＵＮＣ４９及
びＪＵＮＤ ５０は線路６３．６２．６１及び６０を制
御／状態ケーブル（即ちケーブル３５、ケーブル３６、
ケーブル３７及びケーブル３９の各々）に結合する。

線路６３．６２．６１及び６０はＣ０ＮＴ４０とチャネ
ルモジュール間で制御／状態信号を転送する（結合器Ｊ
ＵＮＡ４７． ＪＵＮＢ４８． ＪＵＮＣ４９及びＪＵ
ＮＤ５０と制御／状態ケーブル３５．３６．３７及び３
９を介して）ために提供されており、この信号の用途は
先行技術で知られているところである。

結合器ＪＵＮＡ４７． ＪＵＮＢ４８． ＪＵＮＣ４９
及びＪＵＮＤ ５Ｑはまた、本考案の特徴である制御線
６４゜６５、６６及び６７と状態線６８．６９．７０及
び７１を制御／状態ケーブル（即ちケーブル３５、ケー
ブル３６、ケーブル３７及びケーブル３９）に、即ちチ
ャネルモジュールに結合するための装置も提供する。

Ｃ０ＮＴ４０は本実施例の場合の８台のチャネルモジュ
ールの各々に於ける最大４台のＩ１０チャネル上で行わ
れる個々の非同期バッファＩ１０転送を制御することが
できる。

従ってＣ０ＮＴ４０は最大３２． Ｉ１０チャネル上の
個々の非同期バッファＩ１０転送を制御することが可能
である。

先行技術に精通している人であれば、より多くのあるい
はもつと少い数のＩ１０チャネルをＣ０ＮＴ ４０が制
御するようにするために必要な変更は容易に理解できる
ことである。

前述のように、ここではわかりやすくするために１台の
チャネルのみを説明している。

Ｃ０ＮＴ４０は、３２台の可能なＩ１０チャネルのうち
の１台以上に於けるＥＳＩを使用する能力を有している
。

本実施例では、ＩＯＵ汎用レジスタ（ＩＧＲ）は最大１
，０２３サブチヤネルを扱う能力を有している。

即ち、ＩＧＲは１，０２３台の個々の周辺装置（即ち１
，０２３サブチヤネル）のための個々の非同期バッファ
Ｉ１０転送のためのバッファ制御ワード（ＢＣＷ）を保
持するための記憶装置と関連ハードウェアを有している
。

以下に詳細を説明する本考案は、この１，０２３台のＩ
１０サブチャネルを可能な３２台のＩ１０チャネルに割
り当てるための装置と方法である。

各Ｉ１０サブチャネルの対応するチャネルへの割り当て
情報は、ある状態情報と共にチャネルテ゛イスクリブタ
スタック、ＣＤ８４３に格納される。

本実施例では、ＣＤ３４３は１，０２３台のＩ１０サブ
チャネル各々に対して１つの番地位置を有するランクダ
ムアクセスメモリ（ＲＡＭ）である。

ＣＤ３４３はＩ１０サブチャネル番号を１，０２３の番
地のうちの対応する１つを参照するための番地として使
用し、そのＩ１０サフ゛チャネルが割り当てられるべき
Ｉ１０チャネルを識別する。

１．０２３台のＩ１０サブチャネルの１台に対して１つ
の番地（即ちＣＤＳ ４３の番地位置に対応する番地）
を与えるためには２進の１０ビツトが必要である。

この１０ビツトをＡＤＲと呼ぶ。

スタックアドレスセレクタ、ＳＡＳ ４２はＡＤＲを線
路５５を介してＣＤ５４３に送る。

ＣＤ５４３の各番地位置は２進の１３ビツトの格納容量
を有している。

この１３ビツト位置とＡＤＲの１０ビツトを合わせて２
３ビットの割り当てワードがあると考えることが可能で
ある。

Ａ表はこの２３ビット割り当てワード内の種々の領域を
定義している。

ビット０−９（ＡＤＲ）は可能な１，０２３台のＩ１０
サブチャネルのうちの１台を一意的に指定する。

ピッ） １０．１１及び１２はモードと定義される状態
を指定し、コンピュータの 表Ａ ビット位置論理名 １Ｌ−」重 ０−９ ＡＤＨ１，０２３台のＩ１０サブチャネルの
うちの１台を識別する。

１０−１２ モード サブチャネルの現在の状態を指
定する。

ｙづ休止状態１３−１５ モジュー 可能な８台のチ
ャネルモジュール番号 ルのうちの１台を識別する。

１６−１７ モジュー ００弓ＩＳＩサブチャネルル型
式 ＯトうＥＳＩサブチャネル １０弓ブロブロックマルチプレ クサネル １１弓非割り当てサブチャネル １８−１９ インクフエ １チヤネルモード内の４台
のチャイス番号 ネルのうちの１台を識別する。

２０ １／２ワー ０−今バイ ト転送ド
１＝）２バイ ト転送 ２１ ＰＡＲビツロ３−２２に対する奇数パリティ ２２ ＰＡＲビット１０−１２に対する通数パリテ
ィ システム初期化時に０もしくは休止状態に設定される。

ピッｌ−１３−１５はモジュール番号と呼ばれる。

モジュール番号は可能な８台のチャネルモジュールのう
ちの１台を識別する。

ビット１８及び１９は１台のチャネルモジュール内の４
台の可能なＩ１０チャネルのうちの１台を指定する。

従って、ビット１３−１５とビット１８−１９の組み合
わせによって可能な３２台のＩ１０チャネルのうちの１
台を指定する。

ピッ）−１６−１７はモジュール型式を定める。

与えられたチャネルモジュールは内部指定型指標化（Ｉ
ＳＩ）、外部指定型指標化（ＥＳＩ）もしくはブロック
マルチプレクサの各転送モードに構成することができる
。

Ｃ、Ｗ、アーマン等は米国特許第３，２４３，７８１号
にＩＳＩ及びＥＳＩを定義している。

アーマンによればＩＳＩとは各Ｉ１０チャネルが１台の
みのＩ１０サフ゛チャネルを有することので゛きるＩ１
０転送である。

ブロックマルチプレクサモードはＢＣＷを使用しない業
界で標準的なＩ１０転送規約である。

従って、本考案はＥＳＩ、 Ｉ１０転送モードを使用す
るＩ１０チャネルに適用するものである。

ビット２０は、識別されたＩ１０サブチャネルがＥＳＩ
、 Ｉ１０転送モードを使用する場合、１バイト転送
か２バイト転送のいずれを使用するかを指定する。

ビット２１及び２２は内部誤り制御のためのパリティビ
ットである。

ビット１３−２２をいっしょにしてモジュールディスク
リブタと呼ぶ。

第５図はＣＤ５４３をより詳細に示している。

前述のように、ＣＤ５４３は線路５５を介して受は取ら
れるＡＤＲの１０ビツトで番地を与えられる。

モード（ビット１Ｏ−１２）は線路５８を介して３ビツ
トで受は取られる。

モジュールディスクリブタ（ビット１３−２２）は線路
５９を介して１０ビツト値として受は取られる。

ＣＤ３４３から読み取られたモジュール番号（ピッ）１
３−１５）は線路５７を介して３ビツト値として送られ
る。

ＣＤ８４３から読み取られるインタフェイス番号（ビッ
ト１８及び１９）は線路５３を介して２ビツト値として
送られる。

モード（ピッ）１０−１２）、モジュール型式（ビット
１６−１７）、％ワード（ビット２０）及びパリティピ
ット（即ちビット２１及び２２）はそれぞれ線路８３、
８２及び８１を介してアセンブラ、ＡＳＭ８０に送られ
る。

ＡＳＭ８０はこの３領域を８ビツト値に組み立て、線路
７３を介してＣＤＳ ４３から転送する。

再び第３図を参照すると、ＣＤＳ ４３は線路５５を介
して５ＡＳ４２から１０ビツトの番地（ＡＤＲ）を受は
取る。

モード（ピッ）１０−１２）は線路５８を介してチャネ
ルディスクリブタセレクタ、ＣＤ５ＥＬ ４５からＣＤ
５４３に転送される。

デ゛イスクアセンブラ、ＤＩＳＡ ４６は線路５９を介
してモジュールディスクリブタ（ビット１３−２２）を
ＣＤ５４３に転送する。

インタフェイス番号（ビット１８及び１９）は線路５３
を介してＣＤ３４３からインテグレータ、ＩＮＴＡ ４
１に送られる。

モジュール番号（ピッ）１３−１５）は線路５７を介し
てＣＤＳ ４３からモジュール変換器、ＭＴＲＡＮ４４
に送られる。

モード（ビット１Ｏ−１２）、モジュール型式（ビット
１６及び１７）、％ワード（ビット２０）及びパリティ
ピット（ビット２１及び２２）はＡＳＭ８０によって組
み立てられ、線路７３を介してＣ０ＮＴ４０に送られる
。

ＣＤＳ ４３は５ＡＳ４２から１０ビツトの番地を受は
取り、この番地によりＣＤ８４３の１，０２３の番地位
置の１つをアクセスすることが可能になる。

５ＡＳ４２は入力を受けた場合、どの入力を線路５５を
介してＣＤ５３４に送る１０ビツトの番地（ＡＤＲ）と
して提供すべきかを単純に選択するものである。

ＳＡＳ ４２に対して可能な２つの入力は、Ｃ０ＮＴ
４０から線路５４を介して供給されるＡＤＲと、線路２
７を介して５ＳＰ１７によりＤＩＳＡ ４６に、及び線
路５６を介して５ＡＳ４２に送られるＡＤＲである。

第４Ｃ図はＳＡＳ ４２をより詳細に示す図である。

線路５４は実際は１２本の導線を有する。そのうちの１
０本がＡＤＲの１０ビツトを送る。

残りの２本はＣ０ＮＴ４０からの制御線であり、５ＡＳ
４２に対してその入力のいずれか一方を選択させるもの
である。

テ゛イスアセンブラ、ＤＩＳＢＩＯＩは１２本の導線５
４をＡＤＲと２本の制御線に分解する。

ＤＩＳＢＩＯＩは線路５４を介して受けるＡＤＲの１０
ビツトを、線路１０４を介して選択器、ＳＥＬ １０２
に送る。

線路５４を介して受ける２本の制御線は線路１０３を介
して５ＥＬ１０２に送られる。

５ＥＬ１０２のもう一方の入力は線路５６を介して受け
るＡＤＲの１０ビツトである。

５ＥＬ１０２は線路１０４を介して受は取ったＡＤＲ１
線路５６を介して受は取ったＡＤＲｌもしくは無効なＡ
ＤＲ（即ちＡＤＲの全ビットが論理値の１に設定されて
いるＡＤＲ）を送ることができる。

５ＥＬ１０２は線路１０３の２本の導線の論理状態に基
いて、これらの３状態の中の適当ないずれかを選択する
。

５ＥＬ１０２のような選択器の用途は先行技術に於いて
一般的なものであり、ここではこれ以上詳しくは触れな
いことにする。

ＣＤＳ ４３は３つの基本的な機能を実行するためにア
クセスされる。

その第１は５ＳＰ１７によってＣＤ３４３の各番地位置
にＩ１０サブチャネル割り当て情報を書き込むことを含
むシステム初期化の機能である。

第２の機能はＣＤＳ ４３からモジュールディスクリブ
タを読み取り、Ｃ０ＮＴ４０に対してＩ１０サブチャネ
ルの１台を使用する個々の非同期バッファＩ１０転送を
開始させることである。

第３の機能はＣＤ３４３に対するモードの書き込みもし
くはＣＤ３４３からのモードの読み取りである。

モードの用途とその取り扱いは先行技術に於いて新規な
ものではないが、本考案のこの実施例に於いてはモード
がＣＤ５４３内に格納される。

そこで゛モードの説明をここにあげておくことにする。

システム初期化時に、５ＳＰ１７は線路２７を介してデ
ィスアセンブラ、ＤＩＳＡ ４６に２３ビットのＩ１０
サブチャネル割り当て情報を送る。

ＤＩＳＡ ４６は２３ビツト値を３ビツト値と２種類の
１０ビツト値に分解する。

第４ａ図には、ＡＤＲ（ビット０−９）が線路５６を介
してＤＩＳＡ ４６に送られることを示している。

モジュールテ゛イスクリブタ（即ちピッ）１３−２２）
は線路５９を介して送られる。

モード（即ちビット１Ｏ−１２）は線路７２を介して送
られる。

表Ａに表わしたように、５ＳＰ１７は０（即ちピッ）
１０．１１及び１２の全ビットが０に等しい）に等しい
モード（即ちビット１Ｏ−１２）を送ることによって、
対応するＩ１０サブチャネルが動作していないことを知
らせる。

第３図を再び参照すると、ＤＩＳＡ ４６は線路５６を
介してＡＤＲ（ピッ）０−９）を５ＡＳ４２に送る。

ＤＩＳＡ ４６はモード（ビットｌ０−１２）を線路７
２を介してチャネルディスクリブタセレクタ、ＣＤ５Ｅ
Ｌ ４５に送る。

ＤＩＳＡ ４６は線路５９を介してモジュールディスク
ツブタ（ビット１３−２２）をチャネルディスクリブタ
スタック、ＣＤ５４３に送る。

第６ａ図は５ＳＰ１７によるシステム初期化時に於ける
関連する全信号の時間関係を示すものである。

線路２７は２つの２３ビット割り当てワード（即ち可能
な１，０２３台のＩ１０サブチャネルのうちの２台を割
り当てるのに十分なＩ１０サブチャネル割り当て情報）
のみを転送するものとして示しである。

残りの転送の時間関係も同様である。モード（ビット１
Ｏ−１２）とモジュールディスクリブタ（ピッ）１３−
２２）は実線の部分に対応する時間に線路２７上に存在
する。

ＡＤＲ（ビット０−９）は破線に対応する短時間に線路
２７上に存在する。

線路５６を介するＡＤＲ（ビット０−９）の転送、線路
７２を介するモード（ピッ）１０−１２）の転送、及び
線路５９を介するモジュールテ゛イスクリブタ（ビット
１３−２２）の転送の時間関係も第６ａ図に示されてい
る。

前述のように、ＳＡＳ ４２は線路１０３の２本の導線
の２進状態に基いて、線路５４を介するＣ０ＮＴ４０か
らのＡＤＲかあるいは線路５６を介するＤＩＳＡ ４６
からのＡＤＲを選択する。

第４Ｃ図も参照されたい。

システム初期化を実行するためには、線路１０３の２本
の導線の状態は、ＳＥＬ １０２に対して線路５６を介
して受は取ったＡＤＲを線路５５を介してＣＤ５４３に
転送させるようにする必要がある。

第６ａ図に於ける線路５４の時間関係はこの選択と転送
を可能にしていることを表わしている。

従って、線路５６を介して受は取られるＡＤＲの各値が
線路５５を介してＣＤ５４３に転送され、５ＳＰ１７が
Ｉ１０サブチャネル割り当て情報を供給しているＣＤＳ
４３の１つの番地位置をＣＤＳ ４３が選択すること
を可能にする。

ＣＤ５４３がＡＤＲに対応する１つの番地位置をアクセ
スしている間、モード及びモジュールテ゛イスクリブタ
がＣＤ３４３に存在することを確実にするために、線路
２７上に於けるＡＤＲの転送はＩ１０サブチャネル割り
当て情報の残りの転送よりも短時間であるように示され
ている。

モードはＤＩＳＡ ４６によって、線路７２を介して転
送される。

この点は第４ａ図に示されている。ＣＤ５ＥＬ４５は線
路７２を介してモードを受は取る。

この点は第３図に示されている。

ＣＤ５ＥＬ ４５は５ＥＬ１０２に類似した選択器であ
る。

しかし、ＣＤ５ＥＬ４５は各々４ビツトから戊る５種類
の入力（即ち、線路６８、線路６９、線路７０、線路７
１及び線路７２）と３ビツトの出力（即ち、線路５８）
及び３ビツトの制御線（即ち線路７４）を有している。

線路７４の３本導線の２進状態に基いて、ＣＤ５ＥＬ４
５は５種類の３ビツト入力のうちの１つを選択して、線
路５８を介して３ビツト出力として転送するか、もしく
はどの入力も選択しない。

この技術は前述のように先行技術に於いて一般的なもの
であるので、ここでは詳細な説明を省く。

しかしながら、第６ａ図は、線路５８を介するＣＤ５Ｅ
Ｌ ４５の出力として、線路７４によって線路７２を介
してＤＩＳＡ ４６から受けるモードを選択しているこ
とを示している。

線路５４を介してＳＡＳ ４２が行う選択状態と同時は
、システム初期化の全過程に於いて線路７４は線路７２
を介して受けるモードを選択する。

第５図と第６ａ図を組み合わせて参照すると、ＣＤ３４
３の各番地位置にモードをモジュールディスクリブタの
書き込みを行う過程としてのシステム初期化処理が理解
されるであろう。

本考案の第２の機能はＣＤ５４３からモジュールテ゛イ
スクリブタを読み取って、Ｃ０ＮＴ４０に対しＩ１０サ
ブチャネルの１台を使用して独立した非同期バッファＩ
１０転送を開始させることに関することである。

これはＣ０ＮＴ４０が独立した非同期バッファ転送を開
始する指令を受けたとき起るが、この指令はソフトウェ
ア制御の下にある。

Ｃ０ＮＴ４０は線路３２２を介してＣＰＵＩＩから直接
指令を受は取るか、もしくは線路２１を介してＭＳＵｏ
、１８あるいはＭＳＵＩ、１９から指令を受けることが
できる。

この両方法とも先行技術に於いて一般的なことであり、
本考案ではどちらでも可能である。

重要なことは指令がＩ１０チャネルを指定する必要がな
く、Ｉ１０サブチャネルのみを指定する必要があること
である。

このことも先行技術に於いて一般的なことであるが、し
かし本考案の場合指令に指定されたＩ１０サブチャネル
がどのＩ１０チャネルに割り当てられているかを決める
ために、Ｃ０ＮＴ４０がＣＤ５４３をアクセスする必要
がある。

ＣＤＳ ４３をアクセスするために、Ｃ０ＮＴ４０は指
令からＩ１０サブチャネル番号を取り除き、それを線路
５４を介して５ＡＳ４２に対して１０ビツトの番地（Ａ
ＤＲ）として転送する。

第３図を参照されたい。

同時にＣ０ＮＴ４０は線路５４の２本の制御線の２進数
状態を、５ＥＬ１０２が線路１０４からのＡＤＲを選択
して線路５５を介してＣＤ５４３に転送するように設定
する。

第４図を参照されたい。

第５図を再び参照すると、ＣＤ５４３は線路５５を介し
てＡＤＲを受は取り、対応する番地位置をアクセスする
。

次にその番地位置の内容が読み取られる。

インタフェイス番号（ビット１８及び１９）が線路５３
を介して２ビツト値として転送される。

モジュール番号（ビット１３−１５）は線路５７を介し
て３ビツト値として送られる。

モード（ビット１Ｏ−１２）、モジュール型式（ビット
１６及び１７）、％ワード（ビット２０）、及びパリテ
ィビット（ビット２１及び２２）が各々線路８３．８２
及び８１を介してＡＳＭ８０に送られる。

ＡＳＭ８０はこれらの領域を８ビツト値に組み立て、線
路７３を介して送る。

以上のＣＤＳ ４３からの読み取りアクセスの時間関係
は第６ａ図に示されているが、この図は関連する全信号
の相対的な時間関係を示している。

独立した非同期バッファＩ１０転送を開始するために、
Ｃ０ＮＴ４０は適当なチャネルモジュールに伝達しなけ
ればならない。

これを行うために、Ｃ０ＮＴ４０は開始指令ワード（本
実施例の場合２５ビツト）を準備し、これを線路３８を
介して全チャネルモジュールに同報的に転送し、適当な
チャネルモジュールが線路３８を介して転送されている
開始指令ワードの下で動作しなければならないという伝
達を受けたことを確認する。

第３図を参照されたい。

Ｃ０ＮＴ４Ｑは線路７３を介してＣＤ８４３から、モー
ド、モジュール型式、％ワード及びパリティピットを含
む８ビツト値を受は取る。

ＣＤＳ ４３はこの８ビツト値を使して開始制御下位ワ
ード（ＩＣＷＬ）及び開始制御上位ワード（ＩＣＷＵ）
を生成する。

ＩＣＷＬ及びＩＣＷＵの生成法は先行技術に於いて一般
的なことであり、本考案の動作には無関係である。

従って、ＩＣＷＬとＩＣＷＵの詳細には触れない。

開始指令ワードもインタフェイス番号を含んでいなけれ
ばならない。

表Ａで説明したように、インタフェイス番号は与えられ
たチャネルモジュール内の可能な４台のＩ１０チャネル
を指定する。

インテグレータ、ＩＮＴＡ４１は線路５３を介してＣＤ
Ｓ ４３からのインタフェイス番号を受は取る。

ＩＮＴＡ４１は線路５２を介してＣ０ＮＴ４０から開始
指令ワードの他の２３ビツトを受は取る。

ＩＮＴＡ４１はこの２つの値を統合して、線路５１を介
してＣ０ＮＴ４Ｑに転送される開始指令ワードを生成す
る。

第４ｂ図にＩＮＴＡ４１の働きを示している。

開始指令下位ワード（ＩＣＷＬ）と開始指令上位ワード
（ＩＣＷＵ）は、線路５２を介して２３ビツト値として
受は取られる。

インタフェイス番号は線路５３を介して２ビツト値とし
て受は取られる。

ＩＮＴＡはこれらを統合して２５ビツト値の完全な開始
指令ワード（ＩＣＷ）として線路５１を介して転送する
。

開始指令ワードの生成の時間関係図は第６ｂ図を参照さ
れたい。

Ｃ０ＮＴ４０はケーブル３８を介してすべてのチャネル
モジュールに完全な開始指令ワードを転送する。

独立した非同期バッファＩ１０転送の開始を完全に行う
ためには、対応するチャネルモジュールが開始指令ワー
ドがケーブル３８を介して送られていることを伝達され
なければ゛ならない。

第５図を参照すると、モジュール番号（ピッ）１３−１
５）がＣＤ８４３から読み取られ、線路５７を介して３
ビツト値として転送される。

モジュール番号はモジュール変換器４４によって線路５
７を介して受は取られる。

第３図を参照されたい。ＭＴＲＡＮ４４は３ビツトのモ
ジュール番号を８本（図には４本しか示されていない）
の線路のうちの１本（即ち６４゜６５、６６もしくは６
７）に送出する１つの信号に変換し、チャネルモジュー
ルの１台に対してケーフ゛ル３８を介して転送されてい
る開始指令ワードに応答するように伝達する。

線路６４．６５．６６及び６７は実際は結合器ＪＵＮＡ
４７． ＪＵＮＢ４８． ＪＵＮＣ４９、及びＪＵＮＤ
５０で各々終端しており、これらの結合器は線路６４．
６５．６６及び６７と線路６０．６１．６２及び６３を
各々結合して、チャネルモジュールに対して各々ケーブ
ル６４．６５．６６及び６７を介して制御／状態情報を
送るものである。

線路６０．６１．６２及び６３を介して転送される信号
は、本考案と無関係であるので、この説明の範囲外であ
る。

第６ｂ図は適当なチャネルモジュールに対して、ケーブ
ル３８を介して送出されている開始指令ワードに応答す
るように伝達する信号の時間関係を示している。

本考案の第３の機能はＣＤ８４３からのモードの読み取
りとＣＤ５４３へのモードの書き込みに関することであ
る。

前述のようにこの機能は先行技術に於いて一般的になっ
ているモードのようなＩ１０サブチャネル状態表示の使
用としてのみ本実施例が完全性を有するものとして説明
した。

モードの書き込みはＣ０ＮＴ ４０が線路５４を介して
ＳＡＳ ４２にＡＤＲを送り、線路５４の制御線を５Ｅ
Ｌ１０２が線路１０４を介して受けたＡＤＲを線路５５
を介してＣＤ５４３に転送するように設定することによ
り行われる。

第４Ｃ図を参照されたい。ＣＤＳ ４３は線路５５を介
してＡＤＲを受けると、ＡＤＲに対応する番地位置をア
クセスする。

第６Ｃ図はＣＤ５４３の対応する番地位置をアクセスさ
せる信号の時間関係を示すものである。

Ｃ０ＮＴ４０は線路７４を介してＣＤ５ＥＬ ４５に３
ビツト値を転送し、ＣＤ５ＥＬ４５に対して要求される
１つの３ビツト入力を選択させる。

第３図を参照されたい。モードを変えるためには、線路
６８．６９．７０もしくは７１の１つを選択する。

モードは各チャネルモジュールから、対応する制御／状
態ケーブル（即ちケーブル３５．３６．３７もしくは３
９）を介して、対応する結合器（即ち、ＪＵＮＡ ４７
． ＪＵＮＢ ４８． ＪＵＮＣ４９あるいはＪＵＮＤ
５０）に転送される。

各結合器は線路６８．６９．７０もしくは７１の対応す
るいずれかを介して、３ビツト値としてモードをＣＤ５
ＥＬ４５に送る。

線路７４の３本の導線の２進数状態に基いて選択するこ
とにより、ＣＤ５ＥＬ４５はモードの選択した値を線路
５８を介してＣＤ５４３に転送し、線路５５を介して５
ＡＳ４２によって番地指定された番地位置に格納する。

モードの読み取りについては開始指令ワードの生成の一
部として前述している。

第６Ｃ図はモードの新しい値の格納に関連する時量関係
を示している。

【図面の簡単な説明】

第１図は１台の入力／出力装置、ｌ０Ｕ１２及び複数の
周辺装置を有するコンピュータの一般的な構成を示す図
である。 第２図はｌ０Ｕ１２の一般的な構成国である。 第３図は実施例に於いて本考案を採用したＩＯＵサブチ
ャネルモジュール、ＣＣＭ３０のより詳細を示す図であ
る。 第４ａ図はテ゛イスクアセンブラ、ＤＩＳＡ ４６の詳
細な動作を示す。 第４ｂ図はインテグレータ、ＩＮＴＡ４１の詳細な動作
を示す。 第４Ｃ図はスタック番地選択器、５ＡＳ４２の詳細な動
作を示す。 第５図はチャネルテ゛イスクリブタスタック、ＣＤ５４
３の詳細な動作を示す。 第６ａ図はシステム初期化時のＣＣＭ３０の時間関係を
示す。 第６ｂ図はＩ１０バッファ初期化時のＣＣＭ３０の時間
関係を示す。 第６Ｃ図はＣＤＳ ４３のモード領域を変える場合のＣ
ＣＭ３０の時間関係を示す。 １１・・・・・・中央処理装置、１２・・・・・・入力
／出力装置、１３・・・・・・周辺サブシステム、１４
．１５．１６・・・・・・装置、１７・・・・・・シス
テムサポートプロセッサ、１８．１９・・・・・・記憶
装置、３０・・・・・・チャネル制御モジュール、３１
゜３２、３３．３４・・・・・・チャネルモジュール、
４０・・・・・・制御部、４１・・・・・・インテグレ
ータ、４２・・・・・・スタック番地選択器、４３・・
・・・・チャネルディスクリブタスタック、４４・・・
・・・モジュール変換器、４５・・・・・・チャネルデ
ィスクリブタ選択器、４６・・・・・・ディスアセンブ
ラ、４７゜４８、４９．５０・・・・・・結合器、８０
・・・・・・アセンブラ、１０１・・・・・・ディスア
センブラ、１０２・・・・・・選択器。

Claims (6)

【実用新案登録請求の範囲】
1. （１）プロセッサによりアドレス指定できる記憶部を有
   する複数記憶装置の１つと各周辺装置間で独立した非同
   期のデータ転送を行うにあたって、データ処理装置の入
   出力チャネルに、各周辺装置に接続された入出力サブチ
   ャネルを割り当てるための回路装置であって、上記記憶
   部は１つの周辺装置の情報の転送と関係したデスクリプ
   タワード列を格納できるようになっており、そのテ゛イ
   スクプタワードのフィールドがモード、転送されるべき
   ワードに関する番号及び情報転送する回路ユニットを指
   定するように構成した上記入出力サブチャネルの割り当
   て回路装置において、 上記記憶装置１８．１９と複数のチャネルモジュール３
   １〜３４間に設けられたチャネル制御モジュール３０内
   に、主プロセツサ１１または上記記憶装置１８．１９か
   ら命令を受は取る制御器４０と、該制御器４０を通して
   また補助プロセッサ１７により選択的に与えられる命令
   に応答してアドレス指定ができるチャネルテ゛イスクリ
   ブタスタック４３とが設けられ、上記チャネルデスクリ
   プタスタックは周辺装置１４〜１６の数に対応した多数
   のアドレス指定可能な場所を有し、上記複数チャネルモ
   ジュール３１〜３４の各々は一定数の入出力チャネル２
   ３と接続されており、上記アドレス指定可能な場所では
   格納するのに適したデスクリプタワードが情報転送を実
   行するチャネルモジュール３１〜３４とそれと接続され
   る入出力チャネル２３の１つを指定するフィールドを有
   していることを特徴とする入出力サブチャネル割り当て
   回路装置。
2. （２）実用新案登録請求の範囲第（１）項記載の回路装
   置において、ワード分離装置１０１．４６が制御器４０
   と補助プロセッサ１７との間に接続される一方、スタッ
   クアドレスセレクタ４２も接続され、スタックアドレス
   セレクタ４２のスイッチ１０２を作動できる別のビット
   とチャネルデスクリプタスタック４３の場所をアドレス
   指定するビットとを分離し、その別ビットがチャネルデ
   スクリプタスタック４３に書込まれるように構成したこ
   とを特徴とする上記回路装置。
3. （３）実用新案登録請求の範囲第（２）項記載の回路装
   置において、チャネルデスクリプタスタック４３に書込
   まれるのに適した別ビットの周辺装置１４〜１６と接続
   された入出力サブチャネル２４゜２５、２６の状態を示
   すビットをチャネルテ゛スクリプタ選択器４５を通して
   転送することを特徴とする上記回路装置。
4. （４）実用新案登録請求の範囲第（２）項または第（３
   ）項記載の回路装置において、入出力サブチャネル２４
   、２５．２６の状態を示すビットがチャネルモジュール
   ３１〜３４からチャネルデスクリプタ選択器４５に加え
   られるようにされ、入出力サブチャネルの状態を示すビ
   ットがワード分離装置４６からまたはチャネルモジュー
   ル３１〜３４の１つからチャネルデスクリプタスタック
   ４３へ転送されるようにチャネルデスクリプタ選択器４
   ５が制御器４０によって切替えられるように構成したこ
   とを特徴とする上記回路装置。
5. （５）実用新案登録請求の範囲第（１）項記載の回路装
   置において、チャネルモジュール３１〜３４のアドレス
   がディスクリブタスタック４３からアドレス指定される
   べきチャネルモジュール３１〜３４へ変換器４４によっ
   て案内されるように構成したことを特徴とする上記回路
   装置。
6. （６）実用新案登録請求の範囲第（１）項または第（５
   ）項記載の回路装置において、チャネルデスクリプタス
   タック４３から発生した入出力チャネル２３のアドレス
   が、制御器４０から加えられた始動命令ワードとのワー
   ド組合せ装置として働くインテグレータ４１によって組
   合せられ、アドレス指定されよチャネルモジュールに供
   給されるように構成したことを特徴とする上記回路装置
   。