JPS5922974B2 - Information transfer method - Google Patents
Information transfer methodInfo
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- JPS5922974B2 JPS5922974B2 JP12985076A JP12985076A JPS5922974B2 JP S5922974 B2 JPS5922974 B2 JP S5922974B2 JP 12985076 A JP12985076 A JP 12985076A JP 12985076 A JP12985076 A JP 12985076A JP S5922974 B2 JPS5922974 B2 JP S5922974B2
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Description
【発明の詳細な説明】
本発明は、複数装置間の情報転送方式に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an information transfer method between multiple devices.
周知のように、複数の装置からなるデータ処理システム
などにおいて、これら装置間の情報転送方式には個別リ
ード方式と共通バス方式がある。As is well known, in a data processing system consisting of a plurality of devices, information transfer methods between these devices include an individual read method and a common bus method.
第１図は個別リード方式の基本概念を示したもので、１
０１は装置Ａ（上位装置）、１０２０〜１０２３は装置
Ｂ。−Ｂ３（下位装置）、１０３０〜１０３３は装置１
０１と装置１０２０〜１０２３の間の情報をそれぞれ転
送する情報転送線である。この個別リード方式は複数の
装置と同時に情報転送ができる利点がある。すなわち、
装置１０１から例えば装置１０２１、装置１０２３へ情
報を転送する場合、情報転送線１０３１、１０３３に転
送情報をのせればよい。一方、本方式の欠点としては、
各装置毎にインタフェース線を必要とするので、インタ
フェース金物が増加することである。次に、共通バス方
式の基本概念を第２図に示す。図において、２０１は装
置Ｃ（上位装置）、２０２０〜２０２３は装置Ｄ。−Ｄ
３（下位装置）、２０３は装置２０１と装置２０２０〜
２０２３の間の情報を転送する情報転送線（共通バス）
である。例えば、装置２０１から装置２０２１へ情報を
転送する場合、装置２０１は情報転送線２０３に相手装
置番号すなわぢ０１’’と転送したい情報をのせる。受
信側の装置２０２１では、情報転送線２０３上の装置番
号をデコードして自装置番号を認知し、到来する転送情
報をとりこむ。この方式は、個別リード方式に比べてイ
ンタフェース線が大幅に減少する利点がある反面、同時
には一つの装置にしか情報を転送出来ないという欠点を
持つている。このように、個別リード方式と共通バス方
式にはそれぞれ一長一短があり、そのため、通常の複数
装置間の情報転送においては、信号の性質に合わせて個
別リード方式、共通バス方式を混在して利用している。Figure 1 shows the basic concept of the individual lead method.
01 is device A (upper device), and 1020 to 1023 are devices B. -B3 (lower device), 1030 to 1033 are device 1
01 and the devices 1020 to 1023. This individual read method has the advantage of being able to transfer information to multiple devices at the same time. That is,
When transferring information from the device 101 to, for example, the devices 1021 and 1023, the transfer information may be placed on the information transfer lines 1031 and 1033. On the other hand, the drawbacks of this method are:
Since an interface line is required for each device, the amount of interface hardware increases. Next, the basic concept of the common bus system is shown in FIG. In the figure, 201 is device C (upper device), and 2020 to 2023 are devices D. -D
3 (lower device), 203 is the device 201 and device 2020~
Information transfer line (common bus) that transfers information between 2023 and 2023
It is. For example, when transferring information from the device 201 to the device 2021, the device 201 puts the destination device number, ie, 01'', and the information to be transferred on the information transfer line 203. The receiving device 2021 decodes the device number on the information transfer line 203 to recognize its own device number, and takes in the incoming transfer information. This method has the advantage that the number of interface lines is greatly reduced compared to the individual read method, but has the disadvantage that information can only be transferred to one device at a time. In this way, the individual read method and the common bus method each have their advantages and disadvantages, and therefore, in normal information transfer between multiple devices, the individual read method and the common bus method are used together depending on the nature of the signal. ing.
例えば、データ処理システムにおける中央制御装置（Ｃ
ＰＵ）と複数のチャネル（ＣＨ）間の接続においては、
ＣｐＵからＣＨへ起動をかける場合は起動バス線、ＣＨ
からＣＰＵへコンデイシヨンコードを返送する場合はコ
ンデイシヨンコードバス線、ＣＨからＣＰＵへメモリオ
ペレーションを要求する場合はメモリ要求りード線、Ｃ
ＰＵからＣＨへメモリ許可を指示する場合はメモリ許可
リード線、ＣＨ（５ＣＰＵとのメモリオペレーション情
報（アドレス、データ、アンサ信号）の転送の場合はメ
モリオペレーションバス線、ＣＨからＣＰＵへ割込み要
求を行なう場合は割込み要求リード線、ＣＰＵからＣＨ
へ割込許可を指示する場合は割込許可リード線というよ
うに、多くのバス線、リード線を用いている。一方、論
理集積回路は半導体技術の進歩により集積度増加は著し
いものがあり、数千ゲート／チツプも可能となり、１チ
ツプで相当の処理ができるところまできている。このよ
うに、ゲート数／チツプはますます増加の方向にあるが
、ピン数／チツプは物理的スペースの制限のため増加率
はゲート数／チツプに比して著しく悪い。したがつて、
従来の個別リード線、共通バス線を混在させた方式では
、ピン数が多く、さらにインタフエース線を減少させる
方式が強く要求されている。本発明の目的は、叙上の要
求に応えて個別り−ド方式、共通バス方式の利点を兼ね
備えたピン数の少ない複数装置間の情報転送方式を提供
することにある。For example, the central control unit (C
In connection between PU) and multiple channels (CH),
When starting from CPU to CH, start bus line, CH
When sending a condition code from CH to CPU, use the condition code bus line. When requesting a memory operation from CH to CPU, use the memory request read line.
When instructing memory permission from PU to CH, use the memory permission lead line.When transferring memory operation information (address, data, answer signal) with CH (5 CPUs), use the memory operation bus line, and from CH to CPU, make an interrupt request. In this case, interrupt request lead wire, CPU to CH
Many bus lines and lead wires, such as an interrupt permission lead wire, are used to instruct interrupt permission to a computer. On the other hand, the degree of integration of logic integrated circuits has increased significantly due to advances in semiconductor technology, and it has become possible to have several thousand gates per chip, reaching the point where a single chip can perform a considerable amount of processing. As described above, the number of gates/chip is increasing, but the rate of increase in the number of pins/chip is significantly slower than that of the number of gates/chip due to physical space limitations. Therefore,
The conventional system that mixes individual lead wires and common bus lines has a large number of pins, and there is a strong demand for a system that further reduces the number of interface wires. SUMMARY OF THE INVENTION An object of the present invention is to provide an information transfer system between a plurality of devices with a small number of pins, which has the advantages of an individual bus system and a common bus system, in response to the above-mentioned requirements.
すなわち、本発明は複数装置間の情報転送線の一部に個
別リード線と共通バス線との切換えを指定するバス／リ
ード切換信号線をもち、バス指定の時は共通バス線、リ
ード指定の時は個別リード線として用いることを特徴と
する。That is, the present invention has a bus/read switching signal line that specifies switching between an individual lead line and a common bus line as part of the information transfer line between multiple devices, and when a bus is specified, the common bus line and the lead specification are switched. It is characterized in that it is sometimes used as an individual lead wire.
第３図は本発明による情報転送方式の一実施例で、中央
制御装置（上位装置）と複数のデータチヤネル装置（下
位装置）間の情報転送に適用した場合を示す。FIG. 3 shows an embodiment of the information transfer method according to the present invention, in which the method is applied to information transfer between a central control device (upper device) and a plurality of data channel devices (lower device).
図において、３０１は中央制御装置（ＣＰＵ）、３０２
０〜３０２３はデータチヤネル装置（ＣＨ）であり、Ｃ
ＰＵ３Ｏｌには主制御部３０３、演算部３０４、各ＣＨ
３Ｏ２Ｏ〜３０２３からの要求に対して優先順位を判定
し優先選択許可信号および選択装置番号信号を出力する
要求選択回路３０５、該要求選択回路３０５よりの選択
装置番号信号を記憶し、優先選択されたＣＨを指示する
選択チヤネル記憶回路３０６、ＣＰＵ一ＣＨ間の情報転
送線が共通バス線として用いられるか個別リード線とし
て用いられるかを規定するバス／リード切換信号発生回
路３０８などが含まれる。３０７０〜３０７１，はＣＰ
Ｕ−ＣＨ間の情報転送線（１０−１１，）で、それぞれ
各ＣＨ３Ｏ２Ｏ〜３０２３に共通に接続する。In the figure, 301 is a central control unit (CPU), 302
0 to 3023 are data channel devices (CH), and C
The PU3Ol includes a main control unit 303, a calculation unit 304, and each CH.
A request selection circuit 305 determines the priority order for requests from 3O2O to 3023 and outputs a priority selection permission signal and a selected device number signal, and stores a selected device number signal from the request selection circuit 305 and selects a priority selected device. It includes a selected channel storage circuit 306 that specifies a CH, a bus/read switching signal generation circuit 308 that specifies whether the information transfer line between the CPU and the CH is used as a common bus line or an individual lead line, and the like. 3070-3071, is CP
The information transfer lines (10-11,) between U-CH are commonly connected to each CH3O2O to 3023, respectively.
３０９はバス／リード切換信号線（０である。309 is a bus/read switching signal line (0).
このバス／リード切換信号線３０９の状態により情報転
送線３０７０〜３０７１１は、あるときは共通バス線と
して、又、あるときは個別リード線として使用され、共
通バス線の使用時には、ＣＰＵからＣＨ側へは起動パル
ス、相手装置番号、チヤネル指令語、読出しデータなど
が、ＣＨ側からＣＰＵへはコンデイシヨンコード、メモ
リアドレス、書込みデータなどが転送され、個別リード
線の使用時には、ＣＨ側からＣＰＵへメモリ書込み要求
、割込み要求などが、ＣＰＵからＣＨへはそれらに対す
る応答信号が転送される。第３図で、ＣＰＵからＣＨ側
への転送信号はＰ。−Ｐｌｌで総称し、ＣＨ側からＣＰ
Ｕへの信号はＩ。−１１１で総称してある。第４図は第
３図の動作例で、ＣＰＵ３ＯｌとＣＨ（１）３０２１の
間で情報転送を行なう場合のＣＰＵ−ＣＨインタフエー
ス線すなわち情報転送線（１８〜′１１）３０７０〜３
０７１１の使用状態を示したものである。Depending on the state of this bus/read switching signal line 309, the information transfer lines 3070 to 30711 are sometimes used as a common bus line and sometimes as individual lead lines, and when the common bus line is used, from the CPU to the CH side. Starting pulses, destination device numbers, channel command words, read data, etc. are transferred to the CPU, and condition codes, memory addresses, write data, etc. are transferred from the CH side to the CPU. Memory write requests, interrupt requests, etc. are transferred from the CPU to the CH, and response signals thereto are transferred from the CPU to the CH. In FIG. 3, the transfer signal from the CPU to the CH side is P. - Collectively referred to as Pll, CP from the CH side
The signal to U is I. -111 collectively. FIG. 4 shows an example of the operation shown in FIG. 3, in which the CPU-CH interface line, that is, the information transfer line (18-'11) 3070-3 when information is transferred between the CPU 3Ol and CH (1) 3021.
This shows the usage status of 0711.
すなわち、ａ図はＣＰＵ３ＯｌからＣＨ（１）３０２，
に対して起動する場合であり、バス／リード切換信号発
生回路３０８によりバス／リード切換信号線（Ｌ）３０
９は６０′゛状態をとる。この場合、情報転送線（１０
−１１１）３０７０〜３０７１１は共通バス線となり、
ＣＰＵ３Ｏｌは線１。にチヤネル起動パルス、線１１１
，１２に相手チヤネル装置番号（こ＼ではＣＨ（１）で
あるので、１，＝０、２２＝１）、１３〜′１１にチヤ
ネル指令語を乗せて送出する。ｂ図はＣＨ（１）３０２
１からＣＰＵ３Ｏｌに対してコンデイシヨンコードを返
送する場合で、この場合も切換信号線（Ｌ）３０９は０
０ゝ状態をとり、線１。−１１１は共通バスとして使用
され、ＣＨ（１）３０２１は線１。−１２でコンデイシ
ヨンコードを返送する。ｃ図はＣＨ（１）３０２１から
ＣＰＵ３Ｏｌに対してメモリ要求を行ない、ＣＰＵ３Ｏ
ｌからＣＨ（１）３０２１へ要求結果を返送する場合で
、この時、切換信号線（Ｌ）３０９ば１゛となり、線２
。In other words, in diagram a, from CPU3Ol to CH(1)302,
In this case, the bus/read switching signal line (L) 30 is activated by the bus/read switching signal generation circuit 308.
9 takes the 60' state. In this case, the information transfer line (10
-111) 3070 to 30711 are common bus lines,
CPU3Ol is line 1. channel activation pulse, line 111
, 12 are the destination channel device numbers (in this case, it is CH(1), so 1,=0, 22=1), and channels 13 to '11 are the channel command words and sent. Figure b is CH(1)302
In this case, the switching signal line (L) 309 is set to 0.
Take the 0ゝ state and line 1. -111 is used as a common bus, and CH(1) 3021 is line 1. -12 returns the condition code. In figure c, CH(1) 3021 makes a memory request to CPU3Ol, and
When the request result is returned from CH(1) 3021 from L to CH(1), at this time, switching signal line (L) 309 becomes 1, and line 2
.
−１１１は個別リード線に切り換る。こ＼で、線１３〜
１５がＣＨ（１）３０２１に割り当てられ、ＣＨ（１）
がメモリ書込み要求をする場合は１３−“１゜゛，１４
−“１１となる。メモリ要求許可の場合は、ＣＰＵ３Ｏ
ｌからＣＨ（１）３０２，に対してＥ５＝゛１”として
返送する。ｄ図はメモリオペレーシヨン情報（アドレス
、データ、アンサ等）を転送する場合で、切換信号線（
Ｄ３Ｏ９は００゛となり、線１。−２１，は共通バス線
として用いられる。例えば、メモリ書込みの場合はＣＨ
（１）からのメモリアドレス、ストアデータが線１。−
１１１を通して時分割で転送される。ｅ図はＣＨ（１）
３０２１からＣＰＵ３Ｏｌに対して割込み要求を行ない
、ＣＰＵ３ＯｌからＣＨ（１）３０２１へ要求結果を返
送する場合で、切換信号線（Ｌ）３０９ば１゛となり、
線１。-111 switches to individual lead wire. Here, line 13~
15 is assigned to CH(1) 3021, CH(1)
13-“1゜゛, 14 when making a memory write request
- “11. If memory request permission is granted, CPU3O
It is returned from 1 to CH(1) 302 as E5 = "1". Figure d shows the case where memory operation information (address, data, answer, etc.) is transferred, and the switching signal line (
D3O9 becomes 00゛, line 1. -21, is used as a common bus line. For example, for memory writing, CH
Line 1 is the memory address and store data from (1). −
111 in a time-division manner. Figure e is CH(1)
When an interrupt request is made from 3021 to CPU 3Ol and the request result is returned from CPU 3Ol to CH(1) 3021, the switching signal line (L) 309 becomes 1.
Line 1.
−１１１はｃ図の場合と同様に個別リード線となる。Ｃ
Ｈ（１）３０２１からの割込み要求は１３＝゛０゛，１
４−“１”で示され、ＣＰＵ３ＯｌからＣＨ（１）への
割込み要求許可は１５＝゛１゛として返送する。より詳
細に言えば、複数のＣＨから個別リード線を介してそれ
ぞれ割込み要求があつた場合、ＣＰＵ３Ｏｌの要求選択
回路３０５は各要求間の優先順位を判定し、ＣＨ（１）
３０２１が最高順位であると判定されると、割込み許可
信号と＼もにＣＨ（１）の装置番号を選択チヤネル記憶
回路３０６に出力する。この装置番号により選択チヤネ
ル記憶回路３０６は線１５を選択し、要求選択回路３０
６からの割込み許可信号をＣＨ（１）３０２１に返送す
るのである。これは、先のｃ図の場合についても同様で
ある。第３図の実施例はＣＰＵ−ＣＨ間の情報転送に本
発明を適用した場合であるが、勿論、本発明はこれに限
定されるものでないことは言うまでもない。-111 is an individual lead wire as in the case of figure c. C
The interrupt request from H(1) 3021 is 13=゛0゛,1
4 - Indicated by "1", permission for interrupt request from CPU 3Ol to CH(1) is returned as 15 = "1". More specifically, when interrupt requests are received from multiple CHs via individual lead wires, the request selection circuit 305 of the CPU 3O1 determines the priority among the requests, and selects CH(1).
When it is determined that 3021 is the highest priority, the interrupt enable signal and the device number of CH(1) are output to the selected channel storage circuit 306. This device number causes the selected channel storage circuit 306 to select line 15 and request selection circuit 30
The interrupt permission signal from CH 6 is sent back to CH(1) 3021. This also applies to the case of the previous diagram c. The embodiment shown in FIG. 3 is a case where the present invention is applied to information transfer between CPU and CH, but it goes without saying that the present invention is not limited to this.
以上の説明から明らかなように、本発明によれば、イン
タフエース線を適宜共通バス線もしくは個別リード線に
切換えて使用するため、インタフエース線の非常に少な
い複数装置間の情報転送が可能となる。As is clear from the above description, according to the present invention, since the interface line is switched to a common bus line or individual lead line as appropriate, it is possible to transfer information between multiple devices with a very small number of interface lines. Become.
この場合、インタフエース切換等のためのゲート数は多
少増加するが、集積回路の集積度向上により、これらの
増加ゲート数は十分カバーできる。In this case, the number of gates for interface switching etc. increases somewhat, but the increase in the number of gates can be sufficiently compensated for by improving the degree of integration of the integrated circuit.
第１図は個別リード方式の概念図、第２図は共通バス方
式の概念図、第３図は本発明による方式の一実施例を示
す図、第４図は第３図のインタフエース線の使用状態を
示す図である。
３０１・・・・・・中央制御装置（ＣＰＵ）、３０２・
・・・・・データチヤネル装置（ＣＨ）、３０３・・・
・・・主制御部、３０４・・・・・・演算部、３０５・
・・・・・要求選択回路、３０６・・・・・・選択チヤ
ネル記憶回路、３０７０〜３０７１１・・・・・・ＣＰ
Ｕ−ＣＨ間情報転送線（１０〜１１１）、３０８・・・
・・・バス／リード切換信号発生回路、３０９・・・・
・バス／リード切換信号線（１，）。Fig. 1 is a conceptual diagram of the individual lead method, Fig. 2 is a conceptual diagram of the common bus method, Fig. 3 is a diagram showing an embodiment of the method according to the present invention, and Fig. 4 is a diagram of the interface line of Fig. 3. It is a figure which shows a usage state. 301... Central control unit (CPU), 302...
...Data channel device (CH), 303...
...Main control section, 304...Calculation section, 305.
...Request selection circuit, 306...Selection channel storage circuit, 3070-30711...CP
U-CH information transfer line (10 to 111), 308...
...Bus/lead switching signal generation circuit, 309...
- Bus/lead switching signal line (1,).
Claims (1)
共通に接続するとゝもに、前記信号線の状態を規定する
状態切換線を設け、該状態切換線の状態により前記信号
線を共通バス線として使用するか、個別リード線として
各下位装置に割り当てて使用するかの切換えを行ない、
前記上位装置と任意の下位装置の間で情報の転送を行な
うことを特徴とする情報転送方式。1. A higher-level device and a plurality of lower-level devices are commonly connected by a plurality of signal lines, and a state switching line is provided to define the state of the signal line, and the signal line is changed depending on the state of the state switching line. You can switch between using it as a common bus line or assigning it to each lower device as an individual lead line.
An information transfer method characterized in that information is transferred between the higher-level device and any lower-level device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12985076A JPS5922974B2 (en) | 1976-10-28 | 1976-10-28 | Information transfer method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12985076A JPS5922974B2 (en) | 1976-10-28 | 1976-10-28 | Information transfer method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5354435A JPS5354435A (en) | 1978-05-17 |
| JPS5922974B2 true JPS5922974B2 (en) | 1984-05-30 |
Family
ID=15019782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12985076A Expired JPS5922974B2 (en) | 1976-10-28 | 1976-10-28 | Information transfer method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922974B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190087521A (en) * | 2016-12-16 | 2019-07-24 | 하세가와 고오료오 가부시끼가이샤 | Process for preparing fragrance composition from roasted coffee beans and fragrance recovery device from roasted coffee beans |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0161798B1 (en) * | 1984-03-05 | 1990-11-22 | Tektronix, Inc. | Modular input device system |
| JPH02144752A (en) * | 1988-11-28 | 1990-06-04 | Victor Co Of Japan Ltd | Interface system |
-
1976
- 1976-10-28 JP JP12985076A patent/JPS5922974B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190087521A (en) * | 2016-12-16 | 2019-07-24 | 하세가와 고오료오 가부시끼가이샤 | Process for preparing fragrance composition from roasted coffee beans and fragrance recovery device from roasted coffee beans |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5354435A (en) | 1978-05-17 |
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