JPS59228412A - マルチバイブレ−タ - Google Patents
マルチバイブレ−タInfo
- Publication number
- JPS59228412A JPS59228412A JP58103348A JP10334883A JPS59228412A JP S59228412 A JPS59228412 A JP S59228412A JP 58103348 A JP58103348 A JP 58103348A JP 10334883 A JP10334883 A JP 10334883A JP S59228412 A JPS59228412 A JP S59228412A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- flip
- flop
- delay circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、外付けの抵抗および容量によシ、パルス幅を
設定するマルチバイブレータに係り、４ＩＫＭＯＳプ四
セスによる製造およびＣ−ＭＯＳによる回路構成に関す
る。
設定するマルチバイブレータに係り、４ＩＫＭＯＳプ四
セスによる製造およびＣ−ＭＯＳによる回路構成に関す
る。
従来、外付けの抵抗および容量によｌ） パルス幅を設
定するマルチバイブレータとしては、たとえばトランジ
スタ・トランジスタ・ロジックによって構成される第１
図に示すブロック図のようなものが知られていた。この
マルチバイブレータでは、り四ツク信号ＣＫを一対のナ
ンドダ−）ＮＡＮＤ、、ＮＡＮＤ、からなるフリップフ
ロップＰＰの一方の入力へ与え、この出力および上記り
四ツク信号ＣＫを３人カアンドダートＡＮＤ、へ与える
。そしてこのアンドグー） ＡＮＤ。
定するマルチバイブレータとしては、たとえばトランジ
スタ・トランジスタ・ロジックによって構成される第１
図に示すブロック図のようなものが知られていた。この
マルチバイブレータでは、り四ツク信号ＣＫを一対のナ
ンドダ−）ＮＡＮＤ、、ＮＡＮＤ、からなるフリップフ
ロップＰＰの一方の入力へ与え、この出力および上記り
四ツク信号ＣＫを３人カアンドダートＡＮＤ、へ与える
。そしてこのアンドグー） ＡＮＤ。
の出力をノアグー）ＮＯＲ，およびインバータＩＮＶ□
、ＩＮＶ、を直列に介して出力可として出力し、かつナ
ンドグー）ＮＡＮＤ、およびアンドグー）ＡＮＤ、の入
力へ帰還する。また、インバータＩＮＶ、の出力から出
力Ｑを得るとともにアンドグー）ＡＮＤ、の入力へ帰還
する。そしてノアｐ−）ＮＯＲ，の出力を外付はコンデ
ンサＣ５ｘｔを介してコンツクレータＣＭＰの反転入力
へ与え、さらにこの反転入力を外付は抵抗Ｒｅｘｔを介
して接地電位へ接続する。またコンパレータＣＭＰの非
反転入力には、基準電圧Ｖｒｅｆを与え、出力を上記ア
ンドグー）ＡＮＤ、の入力へ与えるようにしている。
、ＩＮＶ、を直列に介して出力可として出力し、かつナ
ンドグー）ＮＡＮＤ、およびアンドグー）ＡＮＤ、の入
力へ帰還する。また、インバータＩＮＶ、の出力から出
力Ｑを得るとともにアンドグー）ＡＮＤ、の入力へ帰還
する。そしてノアｐ−）ＮＯＲ，の出力を外付はコンデ
ンサＣ５ｘｔを介してコンツクレータＣＭＰの反転入力
へ与え、さらにこの反転入力を外付は抵抗Ｒｅｘｔを介
して接地電位へ接続する。またコンパレータＣＭＰの非
反転入力には、基準電圧Ｖｒｅｆを与え、出力を上記ア
ンドグー）ＡＮＤ、の入力へ与えるようにしている。
このようにすれば、第２図に示すタイミングチャートの
ように信号に斜線を付して示す初期状態からクロック信
号ＣＫが立上ると、それによって３人カアンドｆｆ −
） ＡＮＤ、の出力ａも立上シ、外付はコンデンサＣｅ
ｘｔの接続端子Ｃｘは論理″′０”となる。このとき外
付はコンデンサＣｅｘｔにより外付は抵抗Ｒｓｘｔの接
続端子Ｒｘも論理″′０″となる。そして、コンパレー
タＣＭＰの動作速度が十分に早ければその出力ＣＯＭＰ
も１１″となる。この場合、インバータＩＮＶ、の出力
はコンパレータＣＭＰの出力よりも速く変化するのです
でに出力Ｑは１１″になっている。したがってアンドゲ
ートＡＮＤ、の出力すも′１″になジノアダー）ＮＯＲ
，の出力は端子ＣＸを”０”に保持することになる。一
方インバータＩＮＶ、により出力可は”０”になり、ア
ンドグー）ＡＮＤｌの出力ａは０”、フリップフロップ
ＦＦの出力丁は１”になシクロツク信号ＣＫが１１”の
１まであればフリップフロップＦＦの出力Ｆは′０”に
なる。
ように信号に斜線を付して示す初期状態からクロック信
号ＣＫが立上ると、それによって３人カアンドｆｆ −
） ＡＮＤ、の出力ａも立上シ、外付はコンデンサＣｅ
ｘｔの接続端子Ｃｘは論理″′０”となる。このとき外
付はコンデンサＣｅｘｔにより外付は抵抗Ｒｓｘｔの接
続端子Ｒｘも論理″′０″となる。そして、コンパレー
タＣＭＰの動作速度が十分に早ければその出力ＣＯＭＰ
も１１″となる。この場合、インバータＩＮＶ、の出力
はコンパレータＣＭＰの出力よりも速く変化するのです
でに出力Ｑは１１″になっている。したがってアンドゲ
ートＡＮＤ、の出力すも′１″になジノアダー）ＮＯＲ
，の出力は端子ＣＸを”０”に保持することになる。一
方インバータＩＮＶ、により出力可は”０”になり、ア
ンドグー）ＡＮＤｌの出力ａは０”、フリップフロップ
ＦＦの出力丁は１”になシクロツク信号ＣＫが１１”の
１まであればフリップフロップＦＦの出力Ｆは′０”に
なる。
次に外付はコンデンサＣｅｘｔおよび抵抗Ｒｇｘ＜ｔに
よるＣＲ充電回路によ多端子ＲＸの電位は除々に高くな
る。そしてこの電位がコンパレータＣＭＰの基準電位Ｖ
ｒｅｆを越えると、その出力ＣＯＭＦは反転して”０″
になる。そしてアンドダートＡＮＤ、の出力すも１０”
となシ、端子Ｃｘは１１”になるので出力Ｑ、Ｑもそれ
ぞれ１ｏ”。
よるＣＲ充電回路によ多端子ＲＸの電位は除々に高くな
る。そしてこの電位がコンパレータＣＭＰの基準電位Ｖ
ｒｅｆを越えると、その出力ＣＯＭＦは反転して”０″
になる。そしてアンドダートＡＮＤ、の出力すも１０”
となシ、端子Ｃｘは１１”になるので出力Ｑ、Ｑもそれ
ぞれ１ｏ”。
′１”に反転し、一定パルス幅Ｔｗのパルス波形を得る
ことができる。そして７リツプフロツノゾＦＦの出力丁
も“０”になシ初期状態に戻る。
ことができる。そして７リツプフロツノゾＦＦの出力丁
も“０”になシ初期状態に戻る。
なお、このような動作の途中で端子Ｃｘが′０″から′
１”へ復帰するときに端子Ｒｘの電位も引き上げられて
ＶＤＤ 以上になろうとする。しかしながら端子ＲＸ
は入力端子であるため、たとえばＭＯＳプロセスによっ
て回路を構成した場合、保護抵抗と保護ダイオードとに
よ多端子ＲｘはＶＤＤ＋ＶＰ以上にはならず、またか々
シ速くｖＤＤ に近づく。ところでこのような動作は所
謂正常モードの説明であって、一般にＭＯ８半導体素子
でコンパレータを構成する場合、たとえば第３図に示す
ような差動段ＤＦ。
１”へ復帰するときに端子Ｒｘの電位も引き上げられて
ＶＤＤ 以上になろうとする。しかしながら端子ＲＸ
は入力端子であるため、たとえばＭＯＳプロセスによっ
て回路を構成した場合、保護抵抗と保護ダイオードとに
よ多端子ＲｘはＶＤＤ＋ＶＰ以上にはならず、またか々
シ速くｖＤＤ に近づく。ところでこのような動作は所
謂正常モードの説明であって、一般にＭＯ８半導体素子
でコンパレータを構成する場合、たとえば第３図に示す
ような差動段ＤＦ。
リニア増幅段ＬＡおよび出力段ＯＰによシ構成するよう
にしている。すなわちこのようなものでは、差動段Ｄｒ
の一方の入力を外付は抵抗の端子Ｒｘに接続し、他方の
入力に基準電圧Ｖｒｓｆを与え、出力段ＯＰから出力Ｃ
ＯＭＰを得るようにしている。しかしながらこのような
ＭＯＳプロセスによって構成したコンパレータは動作速
度が遅い問題がある。
にしている。すなわちこのようなものでは、差動段Ｄｒ
の一方の入力を外付は抵抗の端子Ｒｘに接続し、他方の
入力に基準電圧Ｖｒｓｆを与え、出力段ＯＰから出力Ｃ
ＯＭＰを得るようにしている。しかしながらこのような
ＭＯＳプロセスによって構成したコンパレータは動作速
度が遅い問題がある。
ところでバイポーラプロセスによるＴＴＬ。
Ｌ８ＴＴＬ等では、コンツクレータを、たとえば第４図
に示すように構成することができ、トランジスタＱのＶ
ｂｅ を利用して固定電位を得、ベースを外付は抵抗
端子Ｒｘとし、コレクタから出力ＣＯＭＰを得、かつ高
速動作を行なうことができる。
に示すように構成することができ、トランジスタＱのＶ
ｂｅ を利用して固定電位を得、ベースを外付は抵抗
端子Ｒｘとし、コレクタから出力ＣＯＭＰを得、かつ高
速動作を行なうことができる。
しかしながら第１図に示すブロック図をＭＯＳプロセス
で構成し、かつそのコンｉぐレータに第３図のブロック
図に示すようなものを用いると、コンパレータの動作速
度が遅いために次のような誤動作モードが発生する。す
なわち第５図に示すタイミングチャートを参照して説明
すると、初期状態は第２図に示す正常な動作と同様であ
シ、またりμツク信号ＣＫが立上シ＠１”になり端子Ｃ
Ｘは″Ｏ″、端子Ｒｘは０”に引かれるまでも同様に正
常な動作を行なう。そして端子ＲＸの電位が基準電圧Ｖ
ｒｅｆよシ小さくなると比較出力ＣＯＭＦはｌ １ ％
になろうとするがコンパレータの動作速度が遅いために
依然として′０”のま寸になる。すなわちアンドゲート
ＡＮＤ、の出力すも′０”である。一方、インバータＩ
ＮＶ、、 Ｉ ＮＶ、から出力Ｑは適宜な時間後に０
”になる。したがってアンドグー） ＡＮＤｌの出力ａ
も０″になる。このときアンドグー）ＡＮＤ、の出力す
は、′０”のため端子ＣＸは反転し、て′１″となシ、
端子Ｒｘも１”に引きもどされる。このため比較出力Ｃ
ＯＭＰは′１”になろうとしてもｌＩＯ”に引き戻され
て保持される。したがって出力Ｑ ｔ Ｑもそれぞれ０
１゜１１″に戻シ、極めて短いパルス幅の出力Ｑ。
で構成し、かつそのコンｉぐレータに第３図のブロック
図に示すようなものを用いると、コンパレータの動作速
度が遅いために次のような誤動作モードが発生する。す
なわち第５図に示すタイミングチャートを参照して説明
すると、初期状態は第２図に示す正常な動作と同様であ
シ、またりμツク信号ＣＫが立上シ＠１”になり端子Ｃ
Ｘは″Ｏ″、端子Ｒｘは０”に引かれるまでも同様に正
常な動作を行なう。そして端子ＲＸの電位が基準電圧Ｖ
ｒｅｆよシ小さくなると比較出力ＣＯＭＦはｌ １ ％
になろうとするがコンパレータの動作速度が遅いために
依然として′０”のま寸になる。すなわちアンドゲート
ＡＮＤ、の出力すも′０”である。一方、インバータＩ
ＮＶ、、 Ｉ ＮＶ、から出力Ｑは適宜な時間後に０
”になる。したがってアンドグー） ＡＮＤｌの出力ａ
も０″になる。このときアンドグー）ＡＮＤ、の出力す
は、′０”のため端子ＣＸは反転し、て′１″となシ、
端子Ｒｘも１”に引きもどされる。このため比較出力Ｃ
ＯＭＰは′１”になろうとしてもｌＩＯ”に引き戻され
て保持される。したがって出力Ｑ ｔ Ｑもそれぞれ０
１゜１１″に戻シ、極めて短いパルス幅の出力Ｑ。
互しか得られない。この後クロック信号ＣＫは１０″と
なりフリップ７四ツブＦＦはもとに戻り初期状態にガる
。
なりフリップ７四ツブＦＦはもとに戻り初期状態にガる
。
すなわち第１図に示すようなマルチバイブレ−タをその
ままＭ０８ゾ四セスで構成すると、コンパレータの動作
速度が遅いために誤動作し、設定された出力パルス幅に
比して著るしく短いパルス幅の出力しか得られないこと
がある。
ままＭ０８ゾ四セスで構成すると、コンパレータの動作
速度が遅いために誤動作し、設定された出力パルス幅に
比して著るしく短いパルス幅の出力しか得られないこと
がある。
本発明は上記の事情に鑑みてなされたもので動作速度の
遅いコンパレータを用いても誤動作することがなく、Ｃ
−ＭＯａ化に適するマルチバイブレータを提供すること
を目的とするものである。
遅いコンパレータを用いても誤動作することがなく、Ｃ
−ＭＯａ化に適するマルチバイブレータを提供すること
を目的とするものである。
すなわち本発明はコン／４レータの出力が１”になった
後に出力可を保持回路へ伝達するように出力可の保持ル
ープを制御することを特徴とするものである。
後に出力可を保持回路へ伝達するように出力可の保持ル
ープを制御することを特徴とするものである。
以下本発明の一実施例を第１図と同一部分に同一符号を
付与して第６図に示すブロック図を参照して詳細に説明
する。すなわちインバーターＮＶ、の出力を遅延回路Ｄ
Ｌを介してナンドｒ一）ＮＡＮＤ、およびアンドダート
ＡＮＤ１の入力へ帰還するようにしている。
付与して第６図に示すブロック図を参照して詳細に説明
する。すなわちインバーターＮＶ、の出力を遅延回路Ｄ
Ｌを介してナンドｒ一）ＮＡＮＤ、およびアンドダート
ＡＮＤ１の入力へ帰還するようにしている。
このような構成であれば第７図に示すタイミングチャー
トのように、クロック信号ＣＫが立上るとアンドダート
ＡＮＤ１の出力ａも立上シ、端子Ｃχは′１”からＯＮ
へ変化する。この時、外付はコンデンサＣにより端子Ｒ
Ｘも′０″へ引かれる。またここで反転動作するコンミ
４レータＣＭ Ｐのスイッチングスピードなｔｐｄ（Ｃ
ＭＰ ）とするとこの時間ｔ″ｐｄ、（ＣＭＰ）を経過
した後にその出−力ＣＯＭＰは５１”となる。
トのように、クロック信号ＣＫが立上るとアンドダート
ＡＮＤ１の出力ａも立上シ、端子Ｃχは′１”からＯＮ
へ変化する。この時、外付はコンデンサＣにより端子Ｒ
Ｘも′０″へ引かれる。またここで反転動作するコンミ
４レータＣＭ Ｐのスイッチングスピードなｔｐｄ（Ｃ
ＭＰ ）とするとこの時間ｔ″ｐｄ、（ＣＭＰ）を経過
した後にその出−力ＣＯＭＰは５１”となる。
この場合、インバータＩＮＶ、の動作速度はコンパレー
タＣＭＰよシも速いので出力Ｑは＠１″となる。この結
果、ｔｐｄ（ＣＭＰ ）後にアンドｐ−）ＡＮＤ、を介
してその出力すは′１″となる６一方インバータＩＮｖ
８．■Ｎｖ！によって出力Ｑは１０”と表る。ζこでイ
ンバータＩＮＶ。
タＣＭＰよシも速いので出力Ｑは＠１″となる。この結
果、ｔｐｄ（ＣＭＰ ）後にアンドｐ−）ＡＮＤ、を介
してその出力すは′１″となる６一方インバータＩＮｖ
８．■Ｎｖ！によって出力Ｑは１０”と表る。ζこでイ
ンバータＩＮＶ。
の出力を遅延回路ＤＬを介してナントゲートＮＡＮＤ、
およびアンドｆ−）ＡＮＤ、の入力へ帰還しているので
ノアグー）ＮＯＲ，の出力を与えられる端子Ｃｘは′０
”となシインパータＩＮＶ、 。
およびアンドｆ−）ＡＮＤ、の入力へ帰還しているので
ノアグー）ＮＯＲ，の出力を与えられる端子Ｃｘは′０
”となシインパータＩＮＶ、 。
ＩＮＶ、 おＪ：び遅ｉ回路Ｄ Ｌ ｏ遅し時間ｔ ｐ
ｄ（ＤＬ ）後にアンドゲートＡＮＤ、を介してその
出力ａを′″１”とし、この間出力Ｑ、Ｑを′１″、″
０″にそれぞれ保持する。そしてフリップフロップＦＰ
の出力Ｆ、Ｆ’もそれぞれ反転する。この後、端子Ｒｘ
のレベルが比較電圧Ｖｒｅｆを越えると、。
ｄ（ＤＬ ）後にアンドゲートＡＮＤ、を介してその
出力ａを′″１”とし、この間出力Ｑ、Ｑを′１″、″
０″にそれぞれ保持する。そしてフリップフロップＦＰ
の出力Ｆ、Ｆ’もそれぞれ反転する。この後、端子Ｒｘ
のレベルが比較電圧Ｖｒｅｆを越えると、。
同１１にコンパレータＣＭＰのスイッチングスピードｔ
ｐ ｄ （ＣＭＰ’）後にその出力ＣＯＭＰは＠１″
から＠Ｏ”へと反転する。したがってアンドグー ）Ａ
ＮＤ、を介してその出力すは＠Ｏ”となり端子ＣＸは１
０”から＠１”になるので出力Ｑ。
ｐ ｄ （ＣＭＰ’）後にその出力ＣＯＭＰは＠１″
から＠Ｏ”へと反転する。したがってアンドグー ）Ａ
ＮＤ、を介してその出力すは＠Ｏ”となり端子ＣＸは１
０”から＠１”になるので出力Ｑ。
互はそれぞれ１０”、′１″へと復帰して外付けの抵抗
Ｒｅｘｔ、コンデンサＣｅｘｔによって定まるノヤルス
幅Ｔｗのノ母ルスを得ることができる。
Ｒｅｘｔ、コンデンサＣｅｘｔによって定まるノヤルス
幅Ｔｗのノ母ルスを得ることができる。
また、これ以前にりｐツク信号ＣＫ４″′１”から＠０
”へ戻るため、遅延回路ＤＬの出力がｌＩＯ”に々つた
後で、７リツグフロツプＦＦも初期状態へ復帰する。
”へ戻るため、遅延回路ＤＬの出力がｌＩＯ”に々つた
後で、７リツグフロツプＦＦも初期状態へ復帰する。
したがって出力Ｑを遅延回路ＤＬで一定時間ｔｐａ（Ｄ
Ｌ）だけ遅延した信号によシフリッジフロップＦＦおよ
び３人カアンドグー）ＡＮＤ、を制御するようにしてい
るのでコンパレータＣＭＰの出力ＣＯＭＰが反転して０
”になるまで出力Ｑ、Ｑが反転することを強制的に阻止
でき、それによって出力Ｑ、Ｑに正確に設定したパルス
幅の信号を得ることができる。
Ｌ）だけ遅延した信号によシフリッジフロップＦＦおよ
び３人カアンドグー）ＡＮＤ、を制御するようにしてい
るのでコンパレータＣＭＰの出力ＣＯＭＰが反転して０
”になるまで出力Ｑ、Ｑが反転することを強制的に阻止
でき、それによって出力Ｑ、Ｑに正確に設定したパルス
幅の信号を得ることができる。
なお、本発明は上記実施例に限定されるものではなく、
たとえば第８図に示すブロック図のように、遅延回路Ｄ
Ｌとしては抵抗Ｒ−Ｉ、コンデンサＣ１からなるＣＲ積
分回路を用いるようにしてもよい。
たとえば第８図に示すブロック図のように、遅延回路Ｄ
Ｌとしては抵抗Ｒ−Ｉ、コンデンサＣ１からなるＣＲ積
分回路を用いるようにしてもよい。
また第９図に示すように基板１に拡散層２を形成し、こ
の上にシリコン酸化膜３を設け、上記拡散層２の両端か
ら電極４，５を導出するとともにシリコン酸化膜３の上
に電極６を形成してもよい。このようにすれば第１０図
に示す等価回路のように拡散層２と電極６との間の静電
容量によって形成されるコンデンサＣ２と拡散層２によ
る抵抗Ｒ７によシ積分回路を構成し遅延特性を得ること
ができる。また第１１図に示すように、基板１に拡散層
２を形成し、との上にシリコン酸化膜３を設け、上記拡
散層２の両端に電極４，５を設けるようにしてもよい。
の上にシリコン酸化膜３を設け、上記拡散層２の両端か
ら電極４，５を導出するとともにシリコン酸化膜３の上
に電極６を形成してもよい。このようにすれば第１０図
に示す等価回路のように拡散層２と電極６との間の静電
容量によって形成されるコンデンサＣ２と拡散層２によ
る抵抗Ｒ７によシ積分回路を構成し遅延特性を得ること
ができる。また第１１図に示すように、基板１に拡散層
２を形成し、との上にシリコン酸化膜３を設け、上記拡
散層２の両端に電極４，５を設けるようにしてもよい。
この場合も基板１と拡散層２との間の接合容量らと拡散
層２の抵抗Ｒ３によシ第１２図に示す等価回路のような
積分回路を構成することができる。またこの遅延回路は
、たとえば第１３図に示すようにインバータ７等の論理
回路を複数個、直列に接続し、その出力と接地電位間に
コンデンサＣ４を介挿するようにしてもよい。
層２の抵抗Ｒ３によシ第１２図に示す等価回路のような
積分回路を構成することができる。またこの遅延回路は
、たとえば第１３図に示すようにインバータ７等の論理
回路を複数個、直列に接続し、その出力と接地電位間に
コンデンサＣ４を介挿するようにしてもよい。
以上のように本発明によれば、動作速度の遅いコンパレ
ータを用いても外付はコンデンサおよび抵抗からなるＣ
Ｒ充電回路の時定数に応じた正確なパルス幅の信号を得
られ、特にＭＯＳプロセスによるＣ−ＭＯＳ化に適する
マルチバイブレータを提供することができる。
ータを用いても外付はコンデンサおよび抵抗からなるＣ
Ｒ充電回路の時定数に応じた正確なパルス幅の信号を得
られ、特にＭＯＳプロセスによるＣ−ＭＯＳ化に適する
マルチバイブレータを提供することができる。
第１図は従来のマルチバイブレータの一例を示すブロッ
ク図、第２図は第１図に示すマルチバイブレータの動作
を示すタイミングチャート、第３図はＭＯ８ｆロセスに
よるコンパレータの一例を示す回路図、第４図はバイポ
ーラプロセスによるコン／４’レータの一例を示す回路
図、第５図はコンパレータの動作遅れによる誤動作を示
すタイミングチャート、第６図は本発明の一実施例を示
すブロック図、第７図は第６図に示すマルチバイブレー
タの動作を示すタイミングチャート、第８図は本発明の
一具体例を示すブロック図、第９図は遅延回路の一例を
示す断面図、第１０図は第９図に示す遅延回路の等価回
路、第１１図は他の遅延回路を示す断面図、第１２図は
第１１図に示す遅延回路の等価回路、第１３図は遅延回
路の他の実施例を示すブロック図である。 ＣＫ・・・クロック信号、ＦＦ−・・７リツプフロツプ
、ＮＯＲ，・・・論理和回路、Ｃ・・・外付は一声ング
ンサ、Ｒ・・・外付は抵抗、ＣＭＰ・・・コンパレータ
、Ｄ Ｌ−・・遅延回路０ ＩＣＩ Ｃ５区 、 Ｕ−工 と
ク図、第２図は第１図に示すマルチバイブレータの動作
を示すタイミングチャート、第３図はＭＯ８ｆロセスに
よるコンパレータの一例を示す回路図、第４図はバイポ
ーラプロセスによるコン／４’レータの一例を示す回路
図、第５図はコンパレータの動作遅れによる誤動作を示
すタイミングチャート、第６図は本発明の一実施例を示
すブロック図、第７図は第６図に示すマルチバイブレー
タの動作を示すタイミングチャート、第８図は本発明の
一具体例を示すブロック図、第９図は遅延回路の一例を
示す断面図、第１０図は第９図に示す遅延回路の等価回
路、第１１図は他の遅延回路を示す断面図、第１２図は
第１１図に示す遅延回路の等価回路、第１３図は遅延回
路の他の実施例を示すブロック図である。 ＣＫ・・・クロック信号、ＦＦ−・・７リツプフロツプ
、ＮＯＲ，・・・論理和回路、Ｃ・・・外付は一声ング
ンサ、Ｒ・・・外付は抵抗、ＣＭＰ・・・コンパレータ
、Ｄ Ｌ−・・遅延回路０ ＩＣＩ Ｃ５区 、 Ｕ−工 と
Claims (1)
- 【特許請求の範囲】 （１） クロック信号を与えられて反転するフリップ
フロップの出力を論理和回路の一方の入力へ与えこの論
理和回路の出カッ４ルスにより外付けのコンデンサおよ
び抵抗からなるＣＲ充電回路を充電しこの充電電位が基
準電圧に達したことをコン７やレータで検出して検出出
力を上記論理和回路の他方の入力へ与えて出力パルスを
上記ＣＲ充電回路の時定数によって定まる一定Ａルス幅
で消勢させるものにおいて、上記論理和回路の出力を一
定時間だけ遅延する遅延回路を介して上記フリップフロ
ップの入力側へ帰還し、この遅延出力を与えら（２、特
許請求の範囲第１項記載のものにおいて抵抗とコンデン
サからなる積分回路で遅延回路を構成することを特徴と
するマルチバイブレータ。 （３）特許請求の範囲第１項記載のものにおいて論理回
路によシ遅延回路を構成することを特徴とするマルチバ
イブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103348A JPS59228412A (ja) | 1983-06-09 | 1983-06-09 | マルチバイブレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58103348A JPS59228412A (ja) | 1983-06-09 | 1983-06-09 | マルチバイブレ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59228412A true JPS59228412A (ja) | 1984-12-21 |
Family
ID=14351629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58103348A Pending JPS59228412A (ja) | 1983-06-09 | 1983-06-09 | マルチバイブレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228412A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08116239A (ja) * | 1994-09-29 | 1996-05-07 | Samsung Electron Co Ltd | 無安定マルチバイブレータ |
-
1983
- 1983-06-09 JP JP58103348A patent/JPS59228412A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08116239A (ja) * | 1994-09-29 | 1996-05-07 | Samsung Electron Co Ltd | 無安定マルチバイブレータ |
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