JPS59212021A - デ−タ収集回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はデータ収集回路、特にＸａＣＴ装置等のように
多数の検出器出力データを収集する装置に用いて好適な
データ収集回路に関する。

〔発明の背景〕

従来、Ｘ１ＣＴ装置では第１図に示すように被検査体例
えば人体７を透過してきたＸ線８を円弧上に配列された
ｎ個の放射線検出器１１〜１．からなる検出装置１によ
シミ気信号に変換し、ｎ個の増幅器２１〜２．で信号増
幅したのち、アナログマルチプレクサ３により信号を順
次選択し、その信号を次段のサンプル・ホールド回路４
で受けＡＤ変換器５でデジタル信号に変換し、デジタル
画像処理装置６に伝送し、画像処理を行なっている。検
出器の数ｎは普通、５００程度であり、約５ｍｓの期間
内に１６ビツト程度の精度で５００チヤネルのＡＤ変換
を完了するようになっている。

従って、ＡＤ変換器５として、分解能１６ビツト程度、
変換時間１０μｓ以下という高性能なものが必要とされ
、非常に高価であった。また、アナログマルチプレクサ
３やサンプル・ホールド回路４にも高速でかつ高精度の
ものが要求され、ＡＤ変換器と同様、高価であった。

さらに、高速であるために、サンプルホールド等に広帯
域のものが要求され雑音も大きくなシ、Ｓ／Ｎを劣化さ
せる欠点もあった。

〔発明の目的〕

本発明の目的は、上記欠点を解消した安価で、Ｓ／Ｎの
極めて良いデータ収集回路を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明は、放射線検出器で
検出され、増幅器で増幅されたアナログ信号をディジタ
ル化するためのＡＤ変換器として、時間的に上昇又は下
降する電圧を発生する関数発生回路と、該関数発生回路
の出力が上記アナログ信号のレベルになるまでのパルス
数を計測する手段を用いる構成とすることによシ基準と
なるランプ関数を全チャネル共通に使用して、回路の簡
単化を図るとともに、チャネル毎に異なるゲインやオフ
セットの変動を全チャネル同一にし、それによる画像劣
化の改善を図ったものである。

一般に、Ｘ線ＣＴ装置等では、隣接チャネル間の相対誤
差が画像に大きく影響する。例えば、あるチャネルのオ
フセットやゲイン誤差が大きい場合、画像面ではリング
状のノイズとして現われ、大きな問題となっていた。こ
れに対して、本発明によれば、ゲインやオフセット誤差
が全チャネル同一であるので、画像面でリング状のノイ
ズが現われることがなく、画像が格段に向上する。

〔発明の実施例〕

以下、本発明を実施例を用いて説明する。第２図は本発
明の一実施例を示す図である。図において、１０は時間
的に上昇または下降する電圧を発生する関数発生回路で
あり、本実施例では、単調に増加する電圧を発生するラ
ンプ関数発生回路である。Ｃ！〜Ｃ１はｎ個の比較器で
アシ、関数発生器１０の出力と各検出器からの増幅出力
であるアナログ入力信号とをそれぞれ比較するためのも
のである。１１はクロック発生器、Ｇ！〜Ｇ、はｎ個の
ＡＮＤゲート、Ｋ１へに、はｎ個のカウンタであＪ）、
ＣＬは比較器で、カウンタに！〜Ｋ。

の計測動作の開始を制御するためのものである。

１２はマルチプレクサで、カウンタＫｔ〜に、の計測結
果を順次読み出すためのものである。

第２図の回路の動作を第３図を参照して説明する。第３
図は第２図の回路の各部の信号波形を示すものであり、
（ａ）は関数発生回路１０の出力を、（ｂ）は関数発生
回路のリセット信号を、（Ｃ）は関数発生制御信号を、
（ｄ）は比較器ＣＬの出力を、（ｅ）は比較器Ｃ！の出
力を、（ｆ）は比較器Ｃ１の出力を示す。

なお、ここでは、基準レベルをＶＬ、各検出器（第１図
の１１〜１．）からの増幅出力をＶＩ〜Ｖ−（＞ＶＬ）
とし、それらはそれぞれ電圧比較器ＣＬ、Ｃ１〜Ｃ１で
関数発生回路の出力と比較され、各レベルがランプ関数
レベルよシ高い時に”１”を出力するものとする。また
カウンタＫｓ〜に、はクリア入力が”１″のとき、クリ
アされ、０”のときクロック入力よりカウント動作をす
るものとする。

まず、第３図（ａ）に示すように初期状態においては、
関数発生回路は端子１３から入力されるリセット信号（
第３図の））によシリセット状態にあシ、ランプ関数レ
ベルがＶＬ、ＶＩ〜Ｖ、より低い。

乙のため、比較器Ｃｔ−Ｃ−の出力は”１”であり、ゲ
ー）Ｇｓ〜Ｇ、は開状態になっている。従って、カラ／
りに！〜に０のクロック入力にはクロックが入力される
が、比較器Ｃｔ、の出力も′１”であるため、全カウン
タはクリアされた状態になっている。次にリセット信号
が“０”となシリセットが解除されると共に、端子１４
から入力される関数発生制御信号が“１″となり関数発
生回路１０がランプ関数を発生しはじめる。ランプ関数
が端子１５から入力される基準電圧ＶＬを越えると、比
較器ＣＬ小出力“０”とな）（第３図（ｄ））、全カウ
ンタのクリアが解除され、カウントを開始する。さらに
ランプ関数レベルが上昇し、各信号チャネルの出力レベ
ル■１〜Ｖ、を順次越えると、それに応じて比較器Ｃ！
〜Ｃ１の出力が“０″に反転し、クロックがカウンタＫ
ｔ〜に、に入力されなくなる。すなわち、各カウンタ（
Ｋｓ−に−）には、各レベル（Ｖ１〜■、）とｖＬの差
に対応したクロックパルス数が残る（第３図（ｅ）、（
ｆ））。

ランプ関数は、あらかじめ定められた一定の期間発生し
たのち、関数発生制御信号（第３図（Ｃ））によシ停止
する。ランプ関数の発生が停止すると、各カウンタに計
測されたクロックパルス数をディジタル・マルチプレク
サ１２によシ読み出し、デジタル信号線１６を通して第
１図に示した画像処理装置６に転送することにより、本
データ収集回路の１サイクルの動作は完了し、関数発生
回路１０はリセット信号（第３図（ｂ））によシリセッ
トされる。

なお、マルチプレクサ１２は、画像処理装置側からのア
ドレス信号１７によシ制御される。

このように本実施例によれば、ランプ関数発生器を１つ
設け、各チャネル毎に比較器、ゲートおよびカウンタを
設置する簡単な回路構成で、各チャネルのアナログ入力
信号をデジタル化でき、さらに１回のランプ発生期間内
に全チャネルのＡＤ変換が可能であり、高速化が図れる
。例えば今、クロック周波数を２０ＭＨ２とすると、１
６ビツト分解能でＡＤ変換するためには、２１６クロツ
クすなわち約３．３ｍＳ　（＝２１’Ｘｉ／２Ｘ１０マ
）の変換時間があれば良い。また本実施例では、オフセ
ットおよびゲインを決めるのは主として、基準電圧ＶＬ
およびランプ関数の勾配であるが、これらは、全チャネ
ル共通に作用するため、オフセットやゲイン誤差が問題
とならないという利点を有する。

第４図はランプ関数発生回路の一具体的構成例を示す。

図において、４１は演算増幅器、４２は帰還容量、４３
は定電流源、４６は出力端である。

４４．４５はスイッチでメジ、端子１３から入力される
リセット信号、端子１４から入力される関数発生信号に
よって０Ｎ−ＯＦＦ制御され、各信号が“１″のときＯ
Ｎする。ここで、ランプ関数の発生開始タイミングを、
クロック発生器からのクロックに同期させることによυ
、あるレベルに対するカウント数のジッタを軽減できる
。

本発明の他の実施例を第５図に示す。本回路はカウンタ
を１個にし、各チャネルには上記カウンタに０のカウン
ト値をラッチできるラッチレジスタＬ！〜Ｌ、を設置し
たもので、各チャネルの信号レベルＶｔ−ｖ、を関数発
生回路１０の出力が越えることによシ、比較器Ｃ！〜Ｃ
，が動作し、その時点のカウント値をラッチする。この
ときラッチのタイミングがカウンタＫｏのカウント過渡
状態の値を読みこまないように、ゲート回路ＧＩ〜Ｇ、
によシクロツクに同期させ、カウント終了時点でラッチ
するようにする。本実施例の利点は、回路規模の大きい
カラ／りの代りに、回路の簡単（９） なラッチレジスタを使ってカウンタと同様の効果を得る
ことができる点にめシ、ＩＣ化する場合、その効果が極
めて大きい。

本発明のさらに他の実施例を第６図に示す。同図は、第
５図の実施例において、ラッチレジスタＬ１〜Ｌ、のラ
ッチ出力に出力レジスタＯＩ〜０゜鴎 をそれぞれ設置したものである。第７図ヶ第６図の回路
の各部の信号波形を示すものであシ、（ａ）はスタＬ！
〜Ｌ、にラッチされたカウント値を、ランプ関数発生終
了時点（第７図（ｂ）のリセット信号が立上る時点）で
出力レジスタ０．〜０．に転送し、出力レジスタ０１−
０．からマルチプレクサ１２によシ画像処理装置へデー
タを順次転送する。

かかる構成によれば、画像処理装置へのデータ転送時間
中も、次のランプ関数を発生させてＡＤ変換動作をさせ
ることができ、これによ、９ＡＤ変換周期の高速化をさ
らに図ることができる。

なお、本実施例では、ランプ関数発生回路１０（１０） のスイッチ４５は常に閉でよく、ランプ関数の発生、停
止はリセット信号によって制御されるので、スイッチ４
５を設けなくてもよい。

とこで、上述の３実施例（第２図、第５図、第６図）で
は、基準となる関数電圧を全て直線的に電圧レベルが上
昇（又は下降）するラング関数としたが、ＣＴ装置では
信号のダイナミックレンジを向上させるため、対数関数
やそれに類似した折線関数を用いることも多い。この場
合ランプ関数発生回路の代りに、対数あるいは折線で変
化する関数の発生回路を使用することによシ、これは容
易に実現できる。

また、上記３実施例では、カウンタの動作を、ランプ関
数が基準電圧ＶＬを越えた時点から開始させたが、カウ
ンタの開始信号としてランプ関数発生開始信号例えば、
関数発生回路のリセット信号（第３図中）、第７図中）
）を用いてもよい。この場合には比較器ＣＬは不用とな
る。

〔発明の効果〕

以上述べたように、本発明によれば、 （１１） （１）各チャネルがＡＤ変換機能を持つため、従来（第
１図）のように高速のアナログマルチプレクサやサンプ
ルホールド回路が不用であり、また高速化のために必要
な広帯域特性に基づく雑音の増大を避けることができる
。すなわち本発明ではＡＤ変換に要する時間を従来の１
００倍以上にできるため、雑音を約１／１０以下にでき
る。

（２）直線性の良いランプ関数を精度基準に使用するた
め、１６ビツト相当以上の高精度の直線性を簡単に得る
ことができる。　　１ （３）１つのランプ関数を全チャネル共通に使用するた
め、たとえランプ関数のオフセットおよびゲインが変動
しても、それらが全チャネルに共通に作用するため、画
像処理装置で容易に補正でき、画質を格段に向上できる
。

（４）　　ランプ関数の代りに、対数関数や任意の折線
関数を使用でき、容易に種々の変換特性を得ることがで
きる。

等の効果がある。

【図面の簡単な説明】

（１２） 第１図は従来のデータ収集回路の一例を示す図、第２図
は本発明の一実施例を示す図、第３図は第２図の各部の
信号波形を示す図、第４図はランプ関数発生回路の一例
を示す図、第５図は本発明の他の実施例を示す図、第６
図は本発明のさらに他の実施例を示す図、第７図は、第
６図の各部の信号波形を示す図である。 １１〜１．・・・Ｘａ検出器、２１〜２．・・・増幅器
、ＡＮＤゲート、Ｋｒ　〜に−、Ｋｏ　・・・カウンタ
、Ｌ！〜Ｌ、・・・ラッチレジスタ、０１〜０．・・・
出力（１３） １２Ｃ 第１　図

Claims (1)

1. 【特許請求の範囲】 １、時間的に上昇または下降する電圧を発生する関数発
   生回路と、複数のアナログ人力信号と上記電圧とをそれ
   ぞれ比較するだめの複数の比較手段と、クロックパルス
   を発生するパルス発生回路と、上記発生関数の特定の時
   点から上記各比較手段の出力が変化するまでのクロック
   パルス数を計数する手段と、該計数されたクロックパル
   ス数を順次読み出すための手段とを具備することを特徴
   とするデータ収集回路。 ２、上記計数手段が、上記クロックパルスをカウントし
   、その内容を上記複数の比較手段の出力の変化時にそれ
   ぞれ出力する複数のカウンタを有することを特徴とする
   特許請求の範囲第１項記載のデータ収集回路。 ３、上記計数手段が、クロックパルスをカウントするカ
   ウンタと、該カウンタの出力を上記複数の比較手段の出
   力の変化時にそれぞれ保持する複数の第１のレジスタと
   を有することを特徴とする特許請求の範囲第１項記載の
   データ収集回路。 ４、上記複数の第１のレジスタの出力を上記関数発生回
   路の関数発生停止時にそれぞれ保持する複数の第２のレ
   ジスタを有することを特徴とする特許請求の範囲第２項
   記載のデータ収集回路。