JPS59211251A - Integrated circuit element package - Google Patents
Integrated circuit element packageInfo
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- JPS59211251A JPS59211251A JP58085539A JP8553983A JPS59211251A JP S59211251 A JPS59211251 A JP S59211251A JP 58085539 A JP58085539 A JP 58085539A JP 8553983 A JP8553983 A JP 8553983A JP S59211251 A JPS59211251 A JP S59211251A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
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- H—ELECTRICITY
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- H01L2924/0001—Technical content checked by a classifier
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Abstract
Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明は、集積回路素子パッケージに関する。[Detailed description of the invention] [Technical field of invention] The present invention relates to integrated circuit device packages.
［発明の技術的背景］
一般に集積回路素子のプリント基板への実装は、第１図
に示すように、コンデンサ１を集積回路素子２と並列接
続となるように電源ライン３とアースライン４との間に
接続して行なわれる。[Technical Background of the Invention] Generally, when an integrated circuit element is mounted on a printed circuit board, as shown in FIG. It is done by connecting between
コンデンサ１は集積回路素子２のノイズリミッタとし°
Ｃ取付けられるもので、このコンデンサ１は、通常の集
積回路素子の場合には４〜１０個の素子毎に１個、また
、ＲＯＭ （リード・オンリ・メモリ） 、ＲＡＭ （
ランダム・アクセス・メモリ）等の場合には１個の素子
毎に１個ずつ介挿される。Capacitor 1 is used as a noise limiter for integrated circuit element 2.
In the case of ordinary integrated circuit devices, one capacitor 1 is installed for every 4 to 10 devices, and for ROM (read only memory), RAM (
In the case of a random access memory (random access memory), one element is inserted for each element.
［背景技術の問題点］
しかしながら、こうしたコンデンサ１を集積回路素子２
の外部に取付ける方式では、電源ライン３とアースライ
ン４との距離Ｊ２＋が長い場合や、集積回路素子２が高
速動作する場合およびコンデンサ１を挿入するスペース
が集積回路素子２近傍になくてコンデンサ１と集積回路
素子２との間の距ＷｎＲ２が長くなる場合等に、コンデ
ンサ１と集積回路素子２との間のリードインダクタンス
による逆電圧の発生により集積回路素子２が誤動作する
おそれがある。[Problems in the background art] However, such a capacitor 1 is not connected to an integrated circuit element 2.
In the case where the distance J2+ between the power supply line 3 and the ground line 4 is long, or when the integrated circuit element 2 operates at high speed, or when there is no space for inserting the capacitor 1 near the integrated circuit element 2, When the distance WnR2 between the capacitor 1 and the integrated circuit element 2 becomes long, there is a risk that the integrated circuit element 2 may malfunction due to the generation of a reverse voltage due to the lead inductance between the capacitor 1 and the integrated circuit element 2.
また、一般にノイズリミッタ用のコンデンサは、比較的
大型のために、回路全体から見て占有面積を大きくとり
すぎるという欠点がある。In addition, since capacitors for noise limiters are generally relatively large, they have the disadvantage that they occupy too large an area when viewed from the entire circuit.
［発明の目的］
本発明は、かかる従来の事情に対処してなされたもので
、コンデンサを予めパッケージ内部に備えてなることに
よりコンデンサと集積回路素子間のリードインダクタン
スを無視でき、しかも回路全体をコンパクトにまとめる
ことができる集積回路素子パッケージの提供を目的とす
る。[Object of the Invention] The present invention has been made in response to such conventional circumstances. By providing a capacitor in advance inside the package, lead inductance between the capacitor and the integrated circuit element can be ignored, and the entire circuit can be The purpose of the present invention is to provide an integrated circuit element package that can be compactly packaged.
［発明の概要］
本発明の集積回路素子パッケージは、セラミック基板に
集積回路チップを搭載してボンディングし、前記セラミ
ック基板の側面から前記集積回路チップに接続される複
数の接続端子を突設してなる集積回路素子パッケージに
おいて、前記セラミック基板に、−組の金属電極を対向
配置してなるコンデンサを形成したことを特徴としてい
る。[Summary of the Invention] The integrated circuit element package of the present invention includes an integrated circuit chip mounted and bonded on a ceramic substrate, and a plurality of connection terminals connected to the integrated circuit chip protruding from the side surface of the ceramic substrate. The integrated circuit element package is characterized in that a capacitor including a pair of metal electrodes arranged opposite to each other is formed on the ceramic substrate.
［発明の実施例１
以下、本発明の詳細を図面に示す一実施例について説明
する。[Embodiment 1 of the Invention] Hereinafter, an embodiment of the present invention will be described in detail as shown in the drawings.
第２図は本発明の集積回路素子パッケージの一実施例の
外観を示すものである。この集積回路素子パッケージは
いわゆるＤＩＰ（デュアルインライン型パッケージ）で
あり、セラミック積層板で形成された密閉容器５内に集
積回路チップ６が収容されてボンディングされ、この集
積回路チップ６に接続される端子８が密閉容器５の側面
部から突設されている。密閉容器５は、ベース層５ａ。FIG. 2 shows the appearance of one embodiment of the integrated circuit device package of the present invention. This integrated circuit element package is a so-called DIP (dual in-line package), in which an integrated circuit chip 6 is housed and bonded in a sealed container 5 formed of a ceramic laminate, and terminals connected to this integrated circuit chip 6 are used. 8 protrudes from the side surface of the closed container 5. The airtight container 5 has a base layer 5a.
コネクト層５ｂ、カバ一層５Ｇとから構成されており、
集積回路チップ６はコネクト層５ｂの表面に形成された
パターン導体７を介して端子８に接続されている。It is composed of a connect layer 5b and a cover layer 5G,
The integrated circuit chip 6 is connected to a terminal 8 via a patterned conductor 7 formed on the surface of the connection layer 5b.
しかしてこの実施例においては、第３図に示したように
、ベース層５ａに一組の金属電極９ａ。However, in this embodiment, as shown in FIG. 3, a set of metal electrodes 9a is provided on the base layer 5a.
９ｂがその間隙にセラミック層５ ａ ＋ を介してラ
ミネートされており、この９ａ、９−４）によりコンデ
ンサ９が形成されている。このコンデンサ９は集積回路
チップ６と接続されている。A capacitor 9b is laminated in the gap with a ceramic layer 5a+ interposed therebetween, and a capacitor 9 is formed by these 9a and 9-4). This capacitor 9 is connected to the integrated circuit chip 6.
第４図はこの実施例のベース層５ａの部分の斜視図であ
り、点線で示したように、金属電極９ａ１９ｂが所定の
微小間隔をおいて互いに対向しＣ形成されている。同図
におい−Ｕ９ａ’ 、９ｂ’は、金属電極９ａ、９ｂの
接続導体で、先に述べたコネクト１５（１を貫通し゛Ｃ
集積回路デツプ６とボンディングしているパターン導体
７に接続されている。符号１０は集積回路チップ６のボ
ンディングワイヤである。FIG. 4 is a perspective view of the base layer 5a of this embodiment, and as shown by dotted lines, metal electrodes 9a19b are formed to face each other at a predetermined minute interval. In the same figure, -U9a' and 9b' are connection conductors for the metal electrodes 9a and 9b, which pass through the aforementioned connect 15 (1) and
It is connected to a pattern conductor 7 which is bonded to the integrated circuit depth 6. Reference numeral 10 indicates a bonding wire of the integrated circuit chip 6.
そしてこの実施例ではコンデンサ９の容量を太き（する
ために金属電極９ａ、９ｂの間隙に密閉容器５のセラミ
ックと同質のセラミック１ｔａ５ａ ’が介挿されてい
る。In this embodiment, in order to increase the capacitance of the capacitor 9, a ceramic 1ta5a' of the same quality as the ceramic of the sealed container 5 is inserted in the gap between the metal electrodes 9a and 9b.
このように構成されたコンデンサ９は、集積回路チップ
６に接続されて、従来集積回路素子２の外部に取り付け
られていたコンデンサ１と同様に集積回路素子２のノイ
ズリミッタとして作用する。The capacitor 9 configured in this manner is connected to the integrated circuit chip 6 and acts as a noise limiter for the integrated circuit element 2 in the same way as the capacitor 1 conventionally attached to the outside of the integrated circuit element 2.
なおコンデンサ９の形成位置は、この実施例の位置に限
定されるものではなく、密閉容器５中の適当な位置、例
えばカバ一層５Ｃに形成するようにしてもよい。Note that the formation position of the capacitor 9 is not limited to the position of this embodiment, but may be formed at an appropriate position in the closed container 5, for example, in the cover layer 5C.
第５図ないし第７図は本発明の集積回路素子パッケージ
の他の実施例を示すもので、ベース層５ｄに一組の金属
電極１１ａ、１１ｂが極小間隔で対向してコンデンサ１
１を形成している点は、先に述べた実施例と同様である
が、この実施例では第６図に示したように、金属電極１
１ａ１１１ｂがそれぞれ櫛型になっている。5 to 7 show other embodiments of the integrated circuit element package of the present invention, in which a pair of metal electrodes 11a and 11b are arranged on a base layer 5d and facing each other with a very small interval, and a capacitor 1
1 is similar to the previously described embodiment, but in this embodiment, the metal electrode 1 is formed as shown in FIG.
1a and 11b are each comb-shaped.
このコンデンサ１１は、密閉容器５の成型時に櫛型の金
属電極１１ａ、１１ｂ間にセラミック誘電体を介挿すれ
ば、積層構造以外の密閉容器内にも形成することができ
る。This capacitor 11 can also be formed in a sealed container other than a laminated structure by inserting a ceramic dielectric between the comb-shaped metal electrodes 11a and 11b when molding the sealed container 5.
なお、本発明による密閉容器５内のコンデンサ９ないし
１１だけでは集積回路素子２のノイズリミッタとしての
役割が充分でない場合には、集積回路素子２の外部に補
助コンデンサ（図示せず）を付加すればよい。この補助
コンデンサは従来のノイズリミッタ用のコンデンサと比
較して著しく容量の小さい、すなわちサイズの小さいコ
ンデンサでよいので本発明の効果が損われることはない
。Note that if the capacitors 9 to 11 in the sealed container 5 according to the present invention are not sufficient to serve as a noise limiter for the integrated circuit element 2, an auxiliary capacitor (not shown) may be added outside the integrated circuit element 2. Bye. This auxiliary capacitor may have a significantly smaller capacity than a conventional noise limiter capacitor, that is, a smaller size capacitor, so that the effects of the present invention are not impaired.
［発明の効果］
以上説明したように本発明の集積回路素子パッケージに
よれば、コンデンサ゛が予めパッケージ内部に形成され
ているので、コンデンサと集積回路素子間のリードイン
タフタンスを無視することができる。ざらにコンデンサ
ーの占有面積を考慮しなくてよいので、回路全体の構成
を小形化することができる。[Effects of the Invention] As explained above, according to the integrated circuit element package of the present invention, since the capacitor is previously formed inside the package, the lead interface between the capacitor and the integrated circuit element can be ignored. Since there is no need to take into account the area occupied by the capacitor, the overall circuit configuration can be made smaller.
第１図は従来例を示す概略図、第２図は一般的な集積回
路素子パッケージを説明するための斜視図、第３図は本
発明の一実施例を説明するための縦断面図、第４図はそ
の斜視図、第５図は本発明の他の実施例を説明するため
の縦断面図、第６図および第７図は同斜視図である。
１・・・・・・・・・・・・コンデンサ２・・・・・・
。・・・・・・集積回路素子３・・・・・・・・・・・
・電源ライン４・・・・・・・・・・・・アースライン
５・・・・・・・・・・・・密閉容器
６・・・・・・・・・・・・集積回路チップ７・・・・
・・・・・・・・パターン導体８・・・・・・・・・・
・・端 子
９ａ、９ｂ、１１ａ、１１ｂ
・・・金属電極
代理人弁理士 須 山 佐 −
第１囚
第３図FIG. 1 is a schematic diagram showing a conventional example, FIG. 2 is a perspective view for explaining a general integrated circuit element package, FIG. 3 is a longitudinal sectional view for explaining an embodiment of the present invention, and FIG. 4 is a perspective view thereof, FIG. 5 is a longitudinal sectional view for explaining another embodiment of the present invention, and FIGS. 6 and 7 are perspective views thereof. 1・・・・・・・・・・・・Capacitor 2・・・・・・
. ...Integrated circuit element 3...
・Power line 4... Earth line 5... Sealed container 6... Integrated circuit chip 7・・・・・・
......Pattern conductor 8...
・Terminals 9a, 9b, 11a, 11b ・Patent attorney representing metal electrode Sasu Suyama - 1st prisoner Figure 3
Claims (1)
ンディングし、前記セラミック基板の側面から前記集積
回路チップに接続される複数の接続端子を突設してなる
集積回路素子パッケージにおいて、前記セラミック基板
に、−組の金属電極を対向配置してなるコンデンサを形
成したことを特徴とする集積回路素子パッケージ。 （２）セラミックＭ１は、セラミック積層板である特許
請求の範囲第１項記載の集積回路素子パッケージ。 （３）コンデンサは、対向する一組の金属電極がそれぞ
れ櫛型である特許請求の範囲第１項または第２項記載の
集積回路素子パッケージ。 （４）コンデンサの金属電極は、セラミックを介して対
向配置されている特許請求の範囲第３項記載の集積回路
パッケージ。 （５）コンデンサは、集積回路素子パッケージの底部の
セラミツ９８４層板に形成される特許請求の範囲第２１
１ないし第４項のいずれか１項記載の集積回路素子パッ
ケージ。[Claims] (1) An integrated circuit element in which an integrated circuit chip is mounted on a ceramic substrate, -C bonded, and a plurality of connection terminals connected to the integrated circuit chip are provided protruding from the side surface of the ceramic substrate. The integrated circuit element package is characterized in that a capacitor is formed on the ceramic substrate by arranging - sets of metal electrodes facing each other. (2) The ceramic M1 is a ceramic laminate. The integrated circuit element package according to claim 1. (3) The integrated circuit element package according to claim 1 or 2, wherein the capacitor has a pair of opposing metal electrodes each having a comb shape. (4) The capacitor The integrated circuit package according to claim 3, wherein the metal electrodes are arranged to face each other with a ceramic interposed therebetween. (5) The capacitor is formed on a ceramic 984 layer plate at the bottom of the integrated circuit element package. range 21st
The integrated circuit element package according to any one of Items 1 to 4.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085539A JPS59211251A (en) | 1983-05-16 | 1983-05-16 | Integrated circuit element package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085539A JPS59211251A (en) | 1983-05-16 | 1983-05-16 | Integrated circuit element package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59211251A true JPS59211251A (en) | 1984-11-30 |
Family
ID=13861679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58085539A Pending JPS59211251A (en) | 1983-05-16 | 1983-05-16 | Integrated circuit element package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59211251A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386554A (en) * | 1986-09-30 | 1988-04-16 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | Electronic package |
-
1983
- 1983-05-16 JP JP58085539A patent/JPS59211251A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386554A (en) * | 1986-09-30 | 1988-04-16 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | Electronic package |
| JPH0519983B2 (en) * | 1986-09-30 | 1993-03-18 | Intaanashonaru Bijinesu Mashiinzu Corp |
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