JPS59200349A - Diagnosis circuit for error correction circuit - Google Patents
Diagnosis circuit for error correction circuitInfo
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- JPS59200349A JPS59200349A JP58074493A JP7449383A JPS59200349A JP S59200349 A JPS59200349 A JP S59200349A JP 58074493 A JP58074493 A JP 58074493A JP 7449383 A JP7449383 A JP 7449383A JP S59200349 A JPS59200349 A JP S59200349A
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- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
Abstract
Description
【発明の詳細な説明】
本発明は記憶装置における訂正回路用診断回路に関する
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a diagnostic circuit for a correction circuit in a storage device.
コンピュータに代表される情報処理装置に広く使用され
ている記憶装置の信頼性は、集積回路技術の急速な進展
によるメモリ素子当りの信頼度の向上と、誤シ訂正方式
の採用とにより、近年、ますます高まってきている。誤
り訂正方式のうちの最も一般的なのは、周知のように、
１ビット誤り訂正２ビット誤り検出方式である。The reliability of storage devices widely used in information processing devices such as computers has improved in recent years due to improvements in reliability per memory element due to rapid advances in integrated circuit technology and the adoption of error correction methods. It is increasing. As is well known, the most common error correction method is
This is a 1-bit error correction and 2-bit error detection method.
本方式によれは、たとえば、３２ビツトの豊込み情報に
７ビツトの誤９「」正符号用ビット（チェックビット）
を付加することにより、簀込み情報と岨りＷ」正符号と
の合計３９ビツトのうち、任意の１ビット誤りに対して
は訂正でき、任意の２ビツト誤りに対しては検出ができ
る。また、３２ビツトの書込み情報に８ビツトのチェッ
クピットを付加することにより、書込み情報と誤り訂正
符号との合計４０ビツトのうち、限定された４ビツトま
での誤りに対しては訂正可能な方式（バースエラー訂正
方式）が知られており、一部の記憶装置に採用されてい
る。これらの誤り訂正方式は、誤り削正回路が正常であ
るとの前提により成立するものであり、誤り訂正回路に
対する診断が必要になってくる。According to this method, for example, 7 bits of error 9 "" positive sign bit (check bit) are added to 32 bits of enrichment information.
By adding , it is possible to correct an arbitrary 1-bit error and detect an arbitrary 2-bit error among the total 39 bits of the confinement information and the positive sign of the deviation W. In addition, by adding 8-bit check pits to 32-bit write information, a method that can correct errors of up to a limited 4 bits out of a total of 40 bits of write information and error correction code ( (verse error correction method) is known and has been adopted in some storage devices. These error correction methods are established on the premise that the error correction circuit is normal, and thus require diagnosis of the error correction circuit.
従来の１ヒツトの誤り訂正回路の診断は、チェックピッ
トを修飾（たとえばオールゝゝ０″にする）し、入力情
報をオール“０“の状態から１ビツトだけをゝゝ１“に
して（疑似的誤りの設定）、チェックビットとともに記
憶回路に書き込み、チェックピットに対する修飾を解除
して誤り訂正回路に読み出すことを入力情報の全ビット
について繰り返すことにより竹なっている。Conventional diagnosis of a single-hit error correction circuit involves modifying the check pits (for example, making them all 0's) and changing the input information from all 0's to 1's (pseudo). This is achieved by repeating the process for all bits of input information, writing them into the storage circuit together with the check bits, canceling the modification of the check pits, and reading them out to the error correction circuit.
このような従来構成では、チェックピットが一律にオー
ル′Ｘ□“であるため、誤りパターンの設定が制限され
、また多様な誤りパターンを設定しようとすると誤りの
設定が複雑になるという欠点がある。In such a conventional configuration, the check pits are uniformly all 'X□'', which limits the setting of error patterns, and also has the drawback that setting the errors becomes complicated when trying to set various error patterns. .
本発明の目的は、訂正可能なすべての＞Ｖパターンを容
易に設定できかつ１ビット誤り幻正およびバースト誤り
訂正に適した誤り訂正回路用診断回路を提供することに
ある。An object of the present invention is to provide a diagnostic circuit for an error correction circuit that can easily set all correctable >V patterns and is suitable for 1-bit error correction and burst error correction.
本発明の回路は記憶装置における誤り訂正回路用診断回
路において、
入力情報に基づいて誤り訂正符号を発生し前記入力情報
とともに出力する誤り訂正符号発生手段と、
該繰り訂正符号発生手段の出力に対して前記誤り訂正回
路が賜り訂正可能な誤９をすべて指定可能な疑似障害発
生制御手段と、
前記誤り訂正符号発生手段と前記疑似障害発生制御手段
との各出力を対応するビット単位に論理演算することに
より前記誤りを疑似的に発生する萩似障筈発生手段
とを設け、該疑似障害発生手段の出力を前記誤り訂正回
路に供給して前記誤り訂正回路に対する診断を；ｒ′Ｔ
なわせることができるようにしたことを特徴とする。The circuit of the present invention is a diagnostic circuit for an error correction circuit in a storage device, and includes: error correction code generation means for generating an error correction code based on input information and outputting it together with the input information; and an output of the repeat correction code generation means. pseudo-failure generation control means capable of specifying all errors 9 that can be corrected by the error correction circuit; and a logical operation on each output of the error correction code generation means and the pseudo-fault generation control means in corresponding bit units. Accordingly, there is provided a Hagi-like fault generation means for generating the error in a pseudo manner, and the output of the pseudo fault generation means is supplied to the error correction circuit to diagnose the error correction circuit;
It is characterized by being able to be adjusted.
次に本発明について図面を参照し′Ｃ詳細に説明する。Next, the present invention will be explained in detail with reference to the drawings.
第１図は本発明の一実施例を示す。第１図を参照すると
、本実施例は誤り訂正符号発生回路（ＥＣＣ発生回路）
１と、疑似障害発生回路（エラー視生回路）２と、記憶
回路３と、誤り訂正回路（ＥＣ回路）４と、制御回路５
とから構成され°Ｃいる。FIG. 1 shows an embodiment of the invention. Referring to FIG. 1, this embodiment is an error correction code generation circuit (ECC generation circuit).
1, a pseudo failure generating circuit (error detection circuit) 2, a memory circuit 3, an error correction circuit (EC circuit) 4, and a control circuit 5
It consists of °C.
記１に回路３は４ビツトの同時アクセスが可能な多数の
記憶集積回路（メモリＩＣ）により構成され、１語は３
２個のデータビットと８個のチェックピットとからなる
。このような複数ビット構成のメモリＩＣは大容量化さ
れたメモＩＣを比較的小規模な記憶装置に使用する場合
に好適である。In Note 1, circuit 3 is composed of a large number of memory integrated circuits (memory ICs) that can access 4 bits simultaneously, and one word consists of 3
It consists of two data bits and eight check pits. A memory IC having such a multi-bit configuration is suitable when a memory IC with a large capacity is used in a relatively small-scale storage device.
上位装置（図示省略）からの疑似障害発生指定制御回路
５は上位装置から読出し畳込み指定２１とアドレス信号
２２とをクロック２８に同期して供給でれると、書込み
指定（読出し書込み指定２１が論理ゝ１“）時にはＥＣ
Ｃ回路１に誓込み制御信号１６、記憶回路３には耽出し
省込み指示１８（論理“ｌ”）とアドレス信号１８とを
それぞれ出力し、読出し指定時（読出し書込み指定２１
が論理ゝ０“）時には記憶回路３に耽出し書込み指示１
８（論理ゝ０”）とアドレス信号１８．ＥＣ回路４に読
出し制御信号１９をそれぞれ出力する。When the pseudo fault occurrence designation control circuit 5 from the host device (not shown) receives the read convolution designation 21 and the address signal 22 from the host device in synchronization with the clock 28, the control circuit 5 receives the write designation (read and write designation 21 is logical).ゝ1“）Sometimes EC
A commitment control signal 16 is output to the C circuit 1, and an indulgence saving instruction 18 (logic "L") and an address signal 18 are output to the memory circuit 3.
When the logic is “0”), the memory circuit 3 is given an indulgent write instruction 1.
8 (logic 0'') and an address signal 18. A read control signal 19 is output to the EC circuit 4, respectively.
通常動作時においては、杏込み動作時と読出し動作時と
にかかわらず、制御回路５から出力される疑似障害発生
用制御１１号（エラー発生用制御信号）１２ｉ’ｌ：後
述するように、論理ＸＸＯ”になっている。During normal operation, pseudo-failure generation control signal 11 (error generation control signal) 12i'l is output from the control circuit 5, regardless of whether it is an input operation or a read operation. XXO”.
第２図はエラー発生回路２の詳細を示しており、３２ビ
ツトの書込み情報１０（＝Ｄ１〜Ｄ３２）と８ビツトの
誤り訂正符号１１ （＝Ｄ３３〜Ｄ４０）とのそれぞれ
に対応する４０個の排他的論理利回路Ｅ１〜Ｅ４０で構
成されている。排他的論理和回路Ｅｌ−Ｅ４０の他の入
力はエラー発生用制御信号１２（＝Ｍ１−Ｍ４０）であ
る。いま、エラー発生用制御信号１２はオール″ＸＯ“
であるため、排他的論理和回路Ｅ１〜Ｅ３２とＥ３３〜
Ｅ４０とからはそれぞれ書込み１★報１０と誤り訂正符
号１１とがそのま＼書込みデータ１３として出力される
。FIG. 2 shows the details of the error generation circuit 2, in which 40 bits of write information 10 (=D1 to D32) and 8 bits of error correction code 11 (=D33 to D40) respectively correspond to the error generation circuit 2. It is composed of exclusive logic circuits E1 to E40. The other input of the exclusive OR circuit El-E40 is the error generation control signal 12 (=M1-M40). Now, the error generation control signal 12 is all "XO"
Therefore, exclusive OR circuits E1 to E32 and E33 to
From the E40, the write 1★information 10 and the error correction code 11 are output as they are as the write data 13, respectively.
したがって、通常の書込み動作時には、ＦＣＣ回路回路
上込み制御信号１６に応答して、書込み情報９（書込み
情報１０に等しい）に基づいて課り削正符号１１を発生
し、アドレス信号１８により指定される記憶回路３の番
地に書込み情報１０とともに鷺・キ込まれる。Therefore, during a normal write operation, in response to the FCC circuit write control signal 16, the imposed correction code 11 is generated based on the write information 9 (equal to the write information 10), and the correction code 11 is generated based on the write information 9 (equal to the write information 10). The data is written along with the write information 10 to the address of the memory circuit 3 located in the memory circuit 3.
このようにして記憶回路３に書き込まれ、記憶されてい
る書込み１１１報１０と誤り訂正符号１１とは、絖出し
動作時にはアドレス信号１８により指定される番地から
胱出しデータ１４として醜み出され、ＥＣ回路４におい
て読出し制御信号１９に応答して、誤りがあればその誤
りの削正をされ、誤りがなければそのま＼読出し情報１
５として外部に出力される。ＥＣ回路４における眺り訂
正は沓込みデータ１３のうちの任意の１とットエラーと
、曹込みデータ１３のうちの１個のメモＩ） Ｉ Ｃに
収納される４ビツト（Ｄ１〜Ｄ４ 、Ｄ５〜Ｄ８゜Ｄ９
〜Ｄ１２．・・・・・・Ｄ３７〜Ｄ４０のうちの１グル
ープ）の１〜４ビツトエラーとに対して可能である。The written 111 information 10 and error correction code 11 written and stored in the memory circuit 3 in this way are exposed as the bladder removal data 14 from the address specified by the address signal 18 during the thread removal operation. In response to the readout control signal 19 in the EC circuit 4, if there is an error, the error is corrected, and if there is no error, the readout information 1 is read as is.
It is output to the outside as 5. The view correction in the EC circuit 4 is based on any one of the input data 13 and a write error, and one memo (I) of the input data 13. D8゜D9
~D12. . . . 1 to 4 bit errors in one group of D37 to D40).
第３図は制御回路５のうちの疑似障害発生用制御回路全
話しており、カウンタ６と、デコーダ７と、バッファ回
路８と、１０個のゲート０１〜Ｇ１０とから構成され、
また本疑似障害発生用制御回路と、第１図に示したＦＣ
Ｃ回路回路上びエラー発生回路２とは疑似障害発生指定
２ｏが論理に％（）“のときには、カウンタ６に供給さ
れるリセット・エネイブル指定２３が論理ゝゝ０”にな
ってお９、カウンタ６がリセット状態になり、エネイブ
ル信号２５を論理ゝ０“にするため、デコーダ７は動作
せず、デコーダ７からゲート０１〜Ｇ１゜への各ゲート
制御信号ｇｌ−ｇｌＯもすべてＺｍ′Ｘ□“である。こ
の状態ではゲー）Ｇｌ〜ＧＩＯからのエラー発生用制御
ピッ）Ｍｌ〜Ｍ４０はすべて論理ゝゝＯ“になっている
。FIG. 3 shows all the control circuits for pseudo-failure generation in the control circuit 5, which are composed of a counter 6, a decoder 7, a buffer circuit 8, and ten gates 01 to G10.
In addition, this pseudo fault generation control circuit and the FC shown in Fig.
What is the C circuit circuit and the error generation circuit 2? When the pseudo fault occurrence designation 2o is logic %(), the reset enable designation 23 supplied to the counter 6 is logic "0", and the counter 9 6 is in a reset state and the enable signal 25 is set to logic "0", the decoder 7 does not operate, and each gate control signal gl-glO from the decoder 7 to the gates 01 to G1° is also Zm'X□" It is. In this state, the error generation control pins M1 to M40 from GIO to GIO are all at logic "O".
次に、疑似除害発生指定２０が論理ゝ１“になるとテス
トモードになり、ＥＣ回路４の診断を行なえるようにな
る。Next, when the pseudo abatement generation designation 20 becomes logic "1", the test mode is entered and the EC circuit 4 can be diagnosed.
先ず、リセット・エネイブル指定２３が論理“１“に切
り替って、カウンタ６がエネイブル状態になり、クロッ
ク２４のカウントを開始する。First, the reset enable designation 23 switches to logic "1", the counter 6 is enabled, and the clock 24 starts counting.
カウント出力の上位４ビツト２６はエネイブル信号２５
とともにデコーダ７に、またカウント出力の下位４ビツ
ト２７はバッファ回ｊ！８８にそれぞれ供給される。The upper 4 bits 26 of the count output are the enable signal 25
The lower 4 bits 27 of the count output are sent to the decoder 7 as well as the buffer times j! 88 respectively.
デコーダ７は上位４ビツトを解読して得られる０〜９に
応答しＣ１それぞれゲート制御信号ｇ１〜ｇＩＯをそれ
ぞれ順次にゲート０１〜ＧｌＯに出力する。バッファ回
路８は下位４ビツト２７をゲー［）１〜ＧＩＯに対する
４本のノ（スＢに供給するが、ゲート制御１６号ｇ１〜
ｇｌＯのいずれか１つによってエネイブル化されたゲー
）Ｇｌ〜Ｇ１０のうちの１つにのみ受は入れられる。Decoder 7 responds to 0 to 9 obtained by decoding the upper four bits and sequentially outputs gate control signals g1 to gIO of C1 to gates 01 to GlO, respectively. The buffer circuit 8 supplies the lower 4 bits 27 to the four nodes B for the gates 1 to GIO, but the gate control 16 g1 to
Only one of Gl-G10 (enabled by any one of glO) is accepted.
すなわち、ゲートＧｌ 、Ｇ２ 、Ｇ３・・・・・・Ｇ
ＩＯの順序に、それぞれのゲートがＯＨからｐＨまでＩ
Ｈづつ増数する下位４ビツト２７を入力し、それぞれエ
ラー発生用制御ビットＭ１〜Ｍ、４．、Ｍ５〜Ｍ８ 、
Ｍ９〜Ｍ１２．・・・・・・Ｍ３７〜Ｍ４０として出力
する。このとき、ゲート制御信号の入力が無い９個のゲ
ートからのエラー発生用制御ビットは、前述したように
、すべてＯＨである。That is, gates Gl, G2, G3...G
In the order of IO, each gate is connected to I from OH to pH.
Input the lower 4 bits 27 incremented by H, and input the error generation control bits M1 to M, 4 . , M5~M8,
M9-M12. ...Output as M37 to M40. At this time, the error generation control bits from the nine gates to which no gate control signal is input are all OH, as described above.
この状態で玩出し書込み指定２１を論理ゝゝ１“にして
書込み動作の指定をじ、任意の内容を有する書込み情報
９を入力する。ＥＣＣ回路ｌｉｄ前述の通常畳込み動作
時におけるのと同様にして、この書込与情報９に対して
、酷り首」正符号１１を発生し、沓込み情報１０ととも
にエラー発生回路１２に供給する。In this state, set the write write designation 21 to logic "1" to designate a write operation, and input write information 9 having arbitrary contents. Then, a negative sign 11 is generated for this written information 9, and is supplied to an error generating circuit 12 together with the written information 10.
さて、疑似障害発生回路２には、前述のように変化する
エラー発生用制御信号１２が供給され°Ｃおり、エラー
発生用制御ビットＭ１〜Ｍ４０のそれぞれと対応する書
込み例報ビットＤｘ−１）３２およびチェックビットＤ
３３〜Ｄ４０とが排他的論理和回路Ｅ１〜Ｅ４０におい
て排他的論理和回路される。Now, the pseudo failure generation circuit 2 is supplied with the error generation control signal 12 which changes as described above, and the write example report bit Dx-1 corresponding to each of the error generation control bits M1 to M40). 32 and check bit D
33 to D40 are subjected to an exclusive OR circuit in exclusive OR circuits E1 to E40.
したがって、エラー発生用制御信号ビットＭ１〜Ｍ４０
のうちの論理ゝ０“のビットに対応する書込み情報ビッ
トまたはチェックビットはそのまま、またエラー発生用
制御ピッ）Ｍｌ〜Ｍ４０のうちの論Ｊｌ ′Ｘ１“のビ
ットに対応する書込み情報ビットまたはチェックビット
は反転、すなわち、疑似的に誤］ｅ発生して、それぞれ
蕾込みデータとなり、アドレス信号１８により指定され
る記憶回路３０番地に書き込まれる。この場合に発生す
る疑似的な誤りは、前述したように、誤り引止回路４の
哄り訂正可能範囲内に貿っている。Therefore, error generation control signal bits M1 to M40
The write information bits or check bits corresponding to the bits of logic ``0'' among them remain as they are; is inverted, that is, pseudo-erroneously generated] and becomes the budding data, which is written to the memory circuit 30 address specified by the address signal 18. The pseudo errors that occur in this case are within the correctable range of the error prevention circuit 4, as described above.
記憶回路３への沓込みは、第１の書込み情報に対するエ
ラー発生用制御ビットの全変化数、すなわち１６０（＝
１０Ｘ１６）回だけ、番地を変えて行なわれ、次に第２
．第３．第４・・・・・・の豊込み情報に対してそれぞ
れ１６０回づつ同様な書込みを８喪な皆込み情報分だけ
続行する。The data is written into the memory circuit 3 based on the total number of changes in the error generation control bits for the first write information, that is, 160 (=
The address is changed 10×16) times, and then the second address is changed.
．． Third. Similar writing is continued 160 times for each of the fourth enrichment information for 8 total enrichment information.
しかる後に、読出し書込み指定２１を論理ゝゝ０“にし
て飢出し動作の指定をし、前述のようにして曹き込んだ
記憶回路３０番地を順次に読み出す。Thereafter, the read/write designation 21 is set to logic "0" to designate the starvation operation, and the addresses of the memory circuit 30 that have been filled as described above are sequentially read out.
この玩出しデータ１４はＥＣ回路４において、誤りのチ
ェックが行なわれ、誤りがあればその訂正をしたうえで
、胱出し情報１５として外部に出力でれる。外部には、
書込み情報９を記憶しており、対応する読出し情報１５
との照合を行なうことにより、ＥＣ回路４の診断ができ
ることになる。This toying data 14 is checked for errors in the EC circuit 4, and if any errors are found, they are corrected and then outputted to the outside as bladder letting information 15. Externally,
Write information 9 is stored, and corresponding read information 15 is stored.
The EC circuit 4 can be diagnosed by comparing it with the above.
本実施例における疑似障害発生用制御回路のカウンタ６
が出力する上位４ビツト２６と下位４ビツト２７との代
りに、アドレス信号２２のうちの下位８ビツトを使用す
るようにした実施例は容易に実現できる。Counter 6 of the control circuit for pseudo fault occurrence in this embodiment
An embodiment in which the lower 8 bits of the address signal 22 are used instead of the upper 4 bits 26 and lower 4 bits 27 output by the address signal 22 can be easily realized.
本発明によれば、以上のような構成の採用により、周ル
」的かつ自動的に変化する１ｕ号に基づいて発生するエ
ラー発生用制御信号が書込み情報と誤り訂正符号とを修
飾することにより疑似的な誤シを生起させることになる
ため、１ビツト騙り訂正およびバースト’ｆＪｑり訂正
において削正可能なすべての酷９パターンを容易に設定
できるようになる。According to the present invention, by employing the above-described configuration, the error generation control signal generated based on the number 1U, which changes periodically and automatically, modifies the write information and the error correction code. Since this will cause a pseudo error error, it becomes possible to easily set all the worst patterns that can be corrected in 1-bit error correction and burst 'fJq error correction.
第１図は本発明の一実施例を示し、第２図と第３図とは
該実施例の詳細図を示す。
ｌ・・・・・・誤り訂正符号発生回路、２°°゛°°°
疑似障害発生回路、３”°°゛°記憶回路、４・・・・
・・誤り訂正回路、５・・・・・・制御回路、６・旧・
・カウンタ、７・旧・・デコーダ、８・・・・・・バッ
ファ回路、Ｅｌ、Ｅ２．Ｅ３−−−Ｅ４０・・・・・・
排他的論理和回路、Ｇｌ 、Ｇ２ 、Ｇ３−−− Ｇ
１０・・・・・・ゲー）、９．１０・・・・・・書込み
情報、１１°°°°“°誤り削正符号、１２・・・・・
・疑似障害発生用制御信号、１３・・・・・・書込みデ
ータ、１４・・・・・・読出しデータ、１５・・・・・
・読出し情報、１６・・・・・・書込み制御信号、１７
・・・・・・耽出し書込み指示、１８．２２・・・・・
・アドレス信号、１９・・・・・・読出し制御信号、２
０°°°゛°疑似障害発生指定、２１・・・・・・読出
し書込み指定、２３・・・・・・リセット・エネルブル
信号、２４゜２８ °・・・クロック、２５・・・°・
°エネイブル信号、２６・・・・・・上位４ビツト、２
７・・・・・・下位４ビツト、Ｄｌ〜Ｄ３２・・・・・
・書込み情報ビット、Ｄ３３〜Ｄ４０・・°・・・チェ
ックピット、Ｍｌ−Ｍ２Ｏ・・・・・・エラー発生用制
御ピッ）、ｇｌ〜ｇＩＯ・・・・・・ゲート制御信号、
Ｂ・・・・・・バス。
２ １ ′Ｌρ口
篤 ２ 回
ｙｉ。
ｚ ３ 図FIG. 1 shows an embodiment of the invention, and FIGS. 2 and 3 show detailed views of the embodiment. l...Error correction code generation circuit, 2°°゛°°°
Pseudo fault generation circuit, 3”°°゛°memory circuit, 4...
・・Error correction circuit, 5・・・・Control circuit, 6・Old・
- Counter, 7 - Old... Decoder, 8... Buffer circuit, El, E2. E3---E40...
Exclusive OR circuit, Gl, G2, G3---G
10...Game), 9.10...Written information, 11°°°°"°Error correction code, 12...
- Control signal for pseudo failure occurrence, 13...Write data, 14...Read data, 15...
・Read information, 16...Write control signal, 17
...Indulgence writing instructions, 18.22...
・Address signal, 19... Read control signal, 2
0°°°゛°Pseudo fault occurrence designation, 21...Read/write specification, 23...Reset enable signal, 24°28°...Clock, 25...°...
°Enable signal, 26... Upper 4 bits, 2
7...lower 4 bits, Dl~D32...
・Write information bit, D33 to D40...°...Check pit, Ml-M2O...Error generation control pin), gl to gIO...Gate control signal,
B... Bus. 2 1 'Lρ口Atsushi 2 timesyi. z 3 diagram
Claims (2)
て、 入力情報に基づいて誤り訂正符号を発生し前記入力情報
とともに出力する誤り訂正符号発生手段と、 該誤り削正符号発生手段の出力に対して前記誤り訂正回
路が誤り訂正可能な誤りをすべて指定可能な疑似障害発
生制御手段と、 前記誤り訂正符号発生手段と前記疑似障害発生制御手段
との各出力を対応するビット単位に削埋演算することに
より前記誤＃７を疑似的に発生する疑似障害発注手段 と金設け、該疑似障害発生手段の出力を前記誤り訂正回
路に供給して前記誤り訂正回路に対する診向ｆを行なわ
せることができるようにしたこと？ｉ−％’徴とする勝
９副正回路用診断回路。(1) In a diagnostic circuit for an error correction circuit in a storage device, an error correction code generation means for generating an error correction code based on input information and outputting it together with the input information; and an output of the error correction code generation means. pseudo fault occurrence control means capable of specifying all errors that can be corrected by the error correction circuit; and performing a deletion operation on each output of the error correction code generation means and the pseudo fault occurrence control means in corresponding bit units. A pseudo-fault ordering means for pseudo-generating the error #7 is provided, and the output of the pseudo-fault generating means is supplied to the error correction circuit so that the error correction circuit can be diagnosed. What did you do? A diagnostic circuit for the Katsu 9 sub-primary circuit with i-%' characteristics.
して乗積回路内に収納したことを特徴とする特許請求の
範囲第（１）項の誤９訂正回路用診断回路。(2) The diagnostic circuit for the false 9 correction circuit according to claim 1, wherein the diagnostic circuit for the false 9 correction circuit is constructed on a single substrate and housed in a multiplication circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074493A JPS59200349A (en) | 1983-04-27 | 1983-04-27 | Diagnosis circuit for error correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074493A JPS59200349A (en) | 1983-04-27 | 1983-04-27 | Diagnosis circuit for error correction circuit |
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| Publication Number | Publication Date |
|---|---|
| JPS59200349A true JPS59200349A (en) | 1984-11-13 |
Family
ID=13548876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074493A Pending JPS59200349A (en) | 1983-04-27 | 1983-04-27 | Diagnosis circuit for error correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200349A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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1983
- 1983-04-27 JP JP58074493A patent/JPS59200349A/en active Pending
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