JPS591987B2 - ニジカンシレ−ダ ノ オウトウシンゴウケンチホウシキ - Google Patents

Description

【発明の詳細な説明】 本発明は、二次監視レーダの応答信号処理、更に詳細に
は時間的に重畳した関係で到来する複数の応答信号を分
離検知する方式に関する。

一次監視レーダと併用して使用される二次監視レータ装
置（レーダ・ビーコン・システム）ハ、近年航空機の発
達と高速化にともない、ますますその重要性を増しつつ
ある。

その理由は、ビーコン・システムの機上装置であるトラ
ンスポンダから送り出される符号化された応答信号を授
受することにより、迅速かつ正確に航空機の識別、航空
機の位置、飛行高度等、さらには非常事態発生などの航
空管制に必要な情報を提供し得るからである。

機上装置であるトランスポンダから送り出される応答信
号は、第１図に示す如く時間Ｔにわたって情報に従った
パルス信号の有無の組合わせで構成されるＮビットのパ
ルス列からなり、両端にフレーミング・パルスＦｌ、Ｆ
２を、このフレーミング・パルスＦ１ 、Ｆ２間にｔ間
隔にＮビットで符号化された情報パルス（以下コード・
パルスという）Ｃ１，Ｃ２，・・・・・・を有し、これ
らフレーミング・パルス及びコード・パルスの各々はｔ
′のパルス幅を有する。

通常、この種応答信号を検知し符号を解読するには、遅
延時間Ｔでｔ間隔にＮ−２個のタップ端子がついた遅延
線（第３図、１１参照）を用い、この遅延線の両端から
同時にパルス信号が得られた時、これをフレーミング・
パルスＦ１．Ｆ２と判定し同時に遅延線の各々のタップ
端子のコード・パルスを読出し、パルスの有無によって
符号を解読する方式が用いられる。

従来この方式において、第２図に示す如く複数の異なっ
た応答信号Ａ及びＢが近接し、時間的に重畳した関係で
到来した場合（以下重畳条件という）、その一部は互に
重なり誤った情報を検知するおそれがある。

このため、通常は種々な方法で、例えばある装置におい
ては、前述した遅延線を２個用いて到来、信号の重畳し
た関係を検知することにより、当該応答信号のコード情
報をインヒビットしている。

また、ある装置においては、このような重畳条件下にお
いてフレーミング・パルスＦ１ 、Ｆ２による複数航跡
の位置情報のみを検知するようになされている。

しかしながら、このように従来の応答信号検知方式では
、重畳条件下において符号、すなわち情報は棄てられる
ことになり利用率は低下する。

更には、第２図からも容易に理解されるように複数の異
なった到来応答信号のパルス群の一部が相互に重なり合
う重畳下においては、偽フレーミング・パルスの検出に
よる誤った航跡情報を検出する等の欠点を有する。

本発明は、上記の如き欠点を改善し、時間的に重畳した
関係で到来する複数の異なる応答信号をそれぞれ独立し
て正確に解読することができるばかりでなく、複数応答
信号のパルス群の一部パルスが相互に完全に重なり合う
重畳条件においても、正確に航跡情報を検知し得る新規
な二次監視レーダの応答信号検知方式を提供することで
ある。

以下、本発明の一実施例を図面を参照して説明する。

即ち、第３図は本実施例を示す機能図であり、遅延線（
遅延回路、例えばシフトレジスタのようなデジタル的遅
延回路も含む）１１の入力端子には第１図及び第２図で
示されるような応答信号が印加される。

この遅延線１１の始端及び終端のパルス信号をＡＮＤゲ
ート回路１２の入力端子に印加してＡＮＤがとられたと
きストローブ・パルス（以下ＳＰ信号という）を発生す
る。

しかして、このＳＰ信号を前記遅延線の各タップ端子の
パルス信号が印加されているＮＡＮＤ回路１３１゜１３
２、・・・・・・に印加して、その時のパルス信号であ
るコード・パルスを読出す。

これらコード・パルス群はＮＡＮＤゲート回路群１３１
，１３□、・・・・・・で反転出力されコード・パルス
処理回路１４に加えられる。

このコード・パルス処理回路１４は、第２図ｄで示され
るようにＡ及びＢの２つの到来応答信号のパルス群の一
部が、それぞれ時間的に重畳した部分を持つ関係で遅延
線１１に印加され、ＮＡＮＤゲート回路群１３１，１３
２．・・・・・・で読出された結果中じる偽コード・パ
ルス（例えば、第２図ｄで示されるようなＡ応答信号に
含まれるＢ応答信号のコード・パルス）は除去して、正
しいコード・パルスのみを選択保持するようなパルス処
理を実行する回路である。

具体例について詳細に述べると、第４図において１４□
、１４□、・・・・・・１４．の各々は、ＮＡＮＤゲー
ト回路１３１．１３２．・・・・・・１３ｉの各出力線
に生じるパルスについて各別に上述した処理を実行する
同じ回路構成よりなるパルス処理回路群であり、それぞ
れ各々のコード・パルスに基づく情報を並列に記憶する
ための記憶回路を具えている。

パルス処理回路１４１について述べると、ＮＡＮＤ回路
５２と５３は上記記憶回路として機能する主非同期フリ
ップ・フロップ（以下Ｆ／Ｆという）を、ＮＡＮＤ回路
５４と５５ばＮＯＴ回路５０およびＮＡＮＤ回路５１，
５６と共働して上記偽コード・パルスの除去手段として
機能する補助非同期Ｆ／Ｆをそれぞれ構成する。

そして同第４図に示されるように、コード・パルス１３
１は、上記主非同期Ｆ／Ｆのセット入力すなわちＮＡＮ
Ｄ回路５２の入力端子と、ＮＡＮＤ回路５１の一方の入
力端子に印加され、またＳＰ信号は、ＮＡＮＤ回路５１
の他の入力端子と、ＮＯＴ回路５０に印加される。

このＮＯＴ回路５０を経て反転されたＳＰ信号はＮＡＮ
Ｄ回路５６の一方の入力端子に印加される。

ＮＡＮＤ回路５６の他の入力端子には、上記補助非同期
Ｆ／Ｆのセット出力が印加されるようになっており、Ｎ
ＡＮＤ条件の成立においてその出力端子に生起される信
号は２つの非同期Ｆ／Ｆに対するリセットを司る。

第５図を参照に作動機能について述べる。

入力線１３１にコード・パルスが生ずれば、主非同期Ｆ
／Ｆはセットされてそのコード情報を記憶する。

しかし、入力線１３１にコード情報が無いか、または第
５図す及びＣに示す如く入力線１３□に生起されたコー
ド・パルスのパルス幅がＳＰ信号のパルス幅に比較して
狭かった場合には、ＮＡＮＤ回路５１の出力線に負パル
ス（第５図すまたは０図の５１出力波形参照）が生起さ
れ、さらにこれによって補助非同期Ｆ／Ｆがセットされ
る。

このように補助非同期Ｆ／Ｆがセットされると、そのセ
ット出力と上記ＳＰ信号の反転信号（ＮＯＴ回路５０の
出力）とでＮＡＮＤ回路５６のＮＡＮＤ条件が成立する
こととなり、該ＮＡＮＤ回路５６の出力端子に生起され
る信号によって上記２つの非同期ｐ ／ Ｆは共にリセ
ットされる。

換言すれば、補助非同期Ｆ／Ｆがセットされると、当該
パルス処理回路の主非同期Ｆ／ＦはＳＰ信号の通過後た
だちにリセットされることになる。

第５図は、第４図におけるこれらの作動タイミングを回
路符号とともに示したものであり、第５図ａは正常なコ
ード記憶にかかる動作タイミングを第５図す及びＣは偽
コード・パルスの除去処理にかかる動作タイミングをそ
れぞれ示している。

なお、二次レーダ技術に通じている者には、本説明にお
いて十分に理解されるように、受信されたトランスポン
ダからの応答信号を遅延線を用いてコード・パルスを読
み出す方式において、２つの応答信号の一部パルスが相
互に完全に重なり合う重畳条件（第８図第１の応答信号
と第２の応答信号の時間関係参照）を除いての第２図で
参照される如き、重畳条件で生ずる為コード・パルスは
、そのパルス幅が該ＳＰ信号のパルス幅より狭く、該応
答信号に関する真コードパルスは、そのパルス幅が該Ｓ
Ｐ信号のパルス幅に等しい（２つの応答信号の一部パル
スが、相互に重なり合わない場合の重畳条件下の説明に
ついては、おのずから明らかであり割愛する）。

詳細に述べると、第３図に示される遅延線１１の各々の
タップ端子は、第１図に示される応答信号のＮビットの
パルス列に正しく対応して、始端〜終端タップ間Ｔで、
各タップ間ｔの遅延時間間隔で配置されている。

仮に今、時間的誤差”ゼロ”の応答信号が、遅延線の始
端に印加され、時間の経過とともに遅延線上を通過した
とすると、始端タップと終端タップのＡＮＤで出力され
るＳＰ信号はｔ′のパルス幅を有する。

このＳＰ信号出力のｔ／間始端と終端間の各々のタップ
端子には、該応答信号のコードパルスが有れば、そのタ
ップ端子にはｔ′の間パルス情報が乗っている。

故にｔ′幅のＳＰ信号のＡＮＤで読み出される該応答信
号の各々のコードのパルス幅はｔ′である。

応答信号のＮビットのパルス列に誤差（両端フレーミン
グ・パルス間２０．３±０．１μｓｅｃ：レーダ・ハン
ドブック−８ＫＯＬ Ｉ ＮＫ （Ｌｉｂｒａｒｙ ｏ
ｆｃｏｎｇｒｅｓｓ カタログ６９−１３６１５，３
８−３参照）があったとしてもこれはトランスポンダ応
答コードパルスが情報形成過程で発生するものであって
、該応答信号の各々のコードパルス位置誤差は両端フレ
ーミングパルスの誤差に対して相対的な関係にある。

故に、該応答信号が受信され遅延線を通過した場合の遅
延線上の始端と終端タップ端子出力のＡＮＤで生ずるＳ
Ｐ信号のパルス幅が仮に０．１μｓｅｃ狭くなったとし
ても、この応答信号に関するコードパルス群は、遅延線
の各々の対応するタップ端子上で、少なくとも当該ＳＰ
信号と同じｔ’−０，１μｓｅｃのノ々ルス幅を有する
。

これらの関係は、電車線路上に一定間隔、例えば、規格
の電車車両の窓の間隔距離で設けた点を一定速度で通過
する同種電車車両の線路上各点における各窓の通過時間
と、線路上各点の各窓通過認知時間との関係に似ている
。

したがって、後の第８図の第１応答信号と第２応答信号
の関係に示すような二つの応答信号の一部パルスが相互
に完全に重なり合う重畳条件を除いて、第２図のｄに参
照される如き、Ａ応答信号の該ＳＰ信号によって読み出
されるＢ応答信号のＡ応答信号に関する偽コードパルス
は、該ＳＰ信号のパルス幅より狭い。

第８図に参照されるような、完全な重畳及びそれに近い
重畳条件時の処理は後述される。

かかる場合コード情報はインヒビットされる。

完全な重畳条件か、そうでないかの境界は、後述の重畳
条件を判定する場合の閾値、例えば、第７図におけるパ
ルス幅検査回路６４のパルス幅検査値がｔ′−〇、１μ
ｓｅｃであれば、その閾値によって決定されるが、これ
らの関係は、システムを構成する場合の技術の組合せに
よって相対的に定まる点に注意されたい。

なお、本発明は応答信号群の位置関係によって、応答信
号群を検知識別する技術であって、同じ距離から来る複
数の応答信号の振幅差、すなわち、ある場合には、同じ
距離の複数の機上トランスポンダからの各々の送信電力
差、相対的なアンテナ指向位置関係等によって、時には
１５ｄＢ以上変化するような受信電力差によって左右さ
れない点に特に注意されたい。

以上の説明において理解されるように、かかる回路構成
によると、第３図におけるコードパルス処理回路１４ば
、その内部記憶回路（各主非同期Ｆ／Ｆに相当）に正し
いコード情報のみを記憶することができるようになる。

第３図において、ＡＮＤゲート１２より出力されたＳＰ
信号の一つは、パルス幅検査回路１５を経て、ＡＮＤゲ
ート１６を通し第１制御回路１７に入力される。

パルス幅検査回路１５は、ノイズ、重畳条件等で発生す
る偽ＳＰ信号の通過を拒否し、真ＳＰ信号を通過させる
回路であり、例えば、ｔ′±０．１μｓｅｃ幅内のＳＰ
信号のみを通過させ、以後の応答信号の検出処理を正確
ならしめる。

装置によっては、パルス幅検査回路１５は省かれてよい
。

また、第１制御回路１７は、第１のＳＰ信号によって起
動される種々の信号、例えば第６図ａに示す如く第１の
応答信号に関して重畳条件の生ずる時間Ｔ（第１図参照
）に相当する期間真レベルとなるＤＴＴ信号、このＤＴ
倍倍信号反転信号倍信号、ＤＴ倍信号関して図に示され
る如く最初の約１クロツク・パルスの間、すなわちＤｔ
、時間真レベルとなるようなりＴ１信号、及び上記時間
Ｔに相当する期間遅延され、例えば１クロツク・パルス
の間真レベルとなる遅延ストローブ・パルス信号（以下
ＤＬ−８Ｐ信号という）とを発生させる。

これら発生される信号のうち、丘１信号は、ＡＮＤゲー
ト１６の一方の入力端子に印加され、第１のＳＰ信号が
入力されてから重畳条件の生ずる時間Ｔに相当する期間
、第２、第３のＳＰ信号の第１制御回路１７への入力を
拒否するよう作用する。

またＤＴＴ信号、第１の応答信号に関して重畳条件下に
おける第２のＳＰ信号を検出するためＡＮＤゲート２２
の一方の入力端子に印加される。

このＤＴ倍信号関してＤｔ１期間発生されたＤＴ、信号
は、ＡＮＤゲート１Ｂを通してＡＮＤＮ−ゲート群１，
１９□、・・・・・・のそれぞれの入力端子の一方に印
加され、前記コード・パルス処理回路１４内に一時記憶
保持されているコード情報の読出しを行なう。

これらＡＮＤゲー）群１９．。１９２、・・・・・・で
読出された該コード情報は、第１ラッチ回路２０に並列
にラッチされる。

すなわち、第１の応答信号によるコード情報は、重畳条
件で到来する第２の応答信号の入力前に第１のラッチ回
路２０にラッチされることになる。

そして第１のＳＰ信号より上記時間Ｔに相当する期間遅
延されたＤＬ−８Ｐ信号は、ＡＮＤＮ−ゲート群、。

２１□、・・・・・・の一方の入力端子に印加され、上
記第１ラッチ回路２０にラッチされているコード情報を
読出すとともに、第１の応答信号による航跡情報（目標
航空機の位置やコースすなわち航跡を算出するための情
報−この航跡は今日のレーダ装置において既に周知のよ
うに観測点からの目標航空機に対する質問信号発射時刻
と同ＤＬ−８Ｐ信号の発生時刻との差に基づいて算出す
ることができる）さしてこれら読出したコード情報とと
もに出力される。

以下重畳条件における第２の応答信号の検知機能につい
て述べる。

第２図に示す如（Ａ、Ｂ２つの応答信号が時間的に重畳
した関係で到来すると、第１の応答信号、すなわち、Ａ
応答信号による第１のＳＰ信号に応動して生起されたＤ
ＴＴ信号び肩信号がＡＮＤゲート２２及び１６の一方の
入力端子に印加されることは上述した通りである。

このため、第２の応答信号、すなわち、Ｂ応答信号によ
る第２のＳＰ信号（以下ＤＳＰという）ｔｉ、ＡＮＤゲ
ート２２．２３を通して第２制御回路２４へ入力される
。

第２制御回路２４は、第６図すに示す如くＤＳＰＳＰ信
号って起動される第１制御回路１７と同様な種々の信号
、例えば、前記時間Ｔに相当する期間真レベルとなるＴ
ＴＴ信号、その反転信号介信号と、ＴＴＴ信号関し最初
のＴｔ１期間期間ムレベルるＴＴ１信号と、時間Ｔに相
当する期間遅延され１クロツク期間真レベルとなる第２
の遅延ストローブ・パルス（以下ＤＬ−ＤＳＰという）
とを発生する。

これら発生される信号のうち、青信号は、ＡＮＤゲート
２３の一方の入力端子に印加され、第２のＳＰ信号、す
なわち、ＤＳＰ信号以外のＳＰ信号の第２制御回路２４
への入力を拒否するよう作用する。

またＴＴ１信号は、ＡＮＩ）ゲート２５を通してＡＮＤ
ゲート群２６□、２６□、・・・・・・のそれぞれの入
力端子の一方に印加され、前記コード・パルス処理回路
１４内に一時記憶保持されている第２の応答信号のコー
ド情報を読出し第２ラッチ回路２７にラッチするよう作
用する。

そして、ＤＳＰＳＰ信号前記時間Ｔに相当する期間遅延
されたＤＬ−ＤＳＰＳＰ信号ＡＮＤＮ−ゲート群１．２
８２．・・・・・・のそれぞれの一方の入力端子に印加
され、上記第２ラッチ回路２７にラッチされているコー
ド情報を読出すとともに、第２の応答信号による前述し
た航跡情報としてこれら読出したコード情報とともに出
力される。

なお、上述したＡＮＤゲート１８及び２５のそれぞれの
一方の入力端子に印加される冗及びＤＴ１信号は、ＳＰ
信号及びＤＳＰＳＰ信号互に信号上るしく接近した重畳
条件における各々のコード情報の読出しを確立ならしめ
るためのものである。

さらに第３図において、左下部に示される第３制御回路
２９は、第１、第２の２つの異なる応答信号が第８図に
示す如く接近して、相互のパルス群の一部パルスが完全
に重なり合う重畳条件（以下、完全重畳条件という）で
到来した場合の応答信号の検知制御を行なう。

すなわち、このような完全重畳条件において第３制御回
路２９ば、第１、第２の応答信号の航跡情報を正確に検
知するための制御と、これら航跡情報に対応する各々の
コード情報をインヒビットするための制御を司る。

以下、第７図及び第８図を参照して、完全重畳条件下に
おける同実施例の信号処理方法を説明する。

第７図に示す如く、ＡＮＤゲート１２（第３図）の出力
線に生起されたＳＰ信号は、第２の遅延線６１の入力端
子と、ＡＮＤゲート６３の一方の入力端子に印加される
。

遅延線６１ば、第１の遅延線１１（第３図）と同様な遅
延時間Ｔでｔ間隔にＮ−２個のタップ端子のついた遅延
線であり、各タップ端子の各々の出力は、ＯＲゲート６
２を通してＡＮＤゲ゛−トロ３の一方の入力端子に印加
される。

かくして、２つの異なる信号が、例えば第８図上部に示
すような完全重畳条件で到来すると、ＡＮＤゲート６３
の出力線には第８図に示す如く、偽ＳＰ１、偽ＳＰ２、
及び真ＳＰ２よりなる疑ストローブ・パルス群すなわち
疑ＳＰ信号群が検出される。

ＡＮＤゲート６３の出力線上に生起された疑ＳＰ信号は
、パルス幅検査回路６４を経て、リセット信号発生回路
６５に入力される。

パルス幅検査回路６４は、完全重畳条件で生ずる疑ＳＰ
信号、すなわち、少なくともｔ′に相当するパルス幅の
疑ＳＰ信号のみを通過せしめ、その他の重畳条件で生じ
る疑ＳＰ信号をインヒビットする回路であって、例えば
ｔ’−０，１μｓｅｃ幅以下の疑ＳＰ信号の通過は拒否
される。

ＡＮＤゲート６３の出力端に生じた疑ＳＰ信号が１７−
〇、１μｓｅｃ以下のパルス幅の場合、第１応答信号の
第１のＳＰ信号に続いて生じたｔ’−０，１μｓｅｃ以
下の疑ＳＰ信号群は第３図に示したパルス幅検査回路１
５で通過を拒否されるが、第１及び第２の応答信号の真
ＳＰ信号は少なくともｔ’−０，１μｓｅｃ以上のパル
ス幅を有し、パルス幅検査回路１５を通過する。

したがってこの場合の処理は、完全重畳条件でない重畳
条件として正常に行われ、またかかる場合第１及び第２
の応答信号のコード情報は、十二分に保障されている。

ＡＮＤゲート６３出力端に生じた疑ＳＰ信号群のパルス
幅が、少なくともｔ’−０，１μｓｅｃ以上のパルス幅
を有する場合、これらの疑ＳＰ信号群は上記パルス幅検
査回路１５を通過し、第１及び第２の応答信号に関して
誤った処理を行う。

また、かかる場合第１及び第２の応答信号のコード情報
は正しく保障され得ない。

したがって、この第３制御回路２９におけるパルス幅検
査回路６４ば、完全重畳条件であるかどうかの決定の閾
値、例えばｔ ’ −０，１μｓｅｃを設け、真ＳＰ信
号の次にこの閾値を越えた疑ＳＰ信号の発生があった場
合、完全重畳条件の発生と決定し、リセット信号発生回
路６５を起動させ、かかる場合の、第１、第２の応答信
号による航跡情報を正確に検知するための制御と、これ
らに対応する各々のコード情報をインヒビットするため
の制御を行わせる。

リセット信号発生回路６５は、第８図に示す如く入力さ
れる疑ＳＰ信号群ＳＰ２．ＳＰ３．・・・・・・の各々
に応じて起動されるリセット信号群すなわちリセット１
．リセット２．・・・・・・信号と、例えば第１の疑Ｓ
Ｐ信号（第８図ではＳＦ３これは偽ＳＰ信号である）に
よって起動され第１の応答信号に関して前記時間Ｔに相
当する期間真レベルとなるクリヤ信号を発生する。

この最初の偽ＳＰ信号であるＳＦ３によって起動された
クリヤ信号は、第３図で示す第１、第２のラッチ回路２
０及び２７に印加され、これらにラッチされた完全重畳
条件にある第１、第２の応答信号のコード情報をインヒ
ビットするよう作用する。

また、疑ＳＰ信号群の各々に応じて起動されたリセット
信号の出力は、第３図に示される第２制御回路２４に印
加され、同タイミングをもって第２制御信号群であるＴ
Ｔ倍信号ＴＴ倍信号ＴＴ１信号、およびＤＬ−ＤＳＰＳ
Ｐ信号セットするよう作用するとともに、他方では、第
７図に示すゲート回路２３０に入力される。

このゲート回路２３０は、第３図に示したＡＮＤゲート
２３の変更回路であって、本制御、すなわち完全重畳条
件における各々の応答信号の真航跡情報の検出制御を行
なうため一部ゲート機能（ＡＮＤゲート７１と、ＯＲゲ
ー１へ７２）が付加された回路である。

このゲート回路２３０において、ＡＮＤゲート７０は、
第３図で示すＡＮＤゲート２３と同じ機能を有し、重畳
条件においてＡＮＤゲート２２より入力される第２のＳ
Ｐ信号をその出力線上に生起する。

この生起された第２のＳＰ信号はＯＲゲート７２を通し
て第２制御回路２４（第３図参照）に加えられる。

また、新たに設けられたＡＮＤゲート７１の３つの入力
端子には、図に示す如く、それぞれＡＮＤゲート２２か
らのＳＰ信号、第２制御回路２４からのＴＴ倍信号びリ
セット信号発生回路６５からのリセット信号が印加され
る。

これによりＡＮＤゲート７１からは、完全重畳条件にお
ける第３、第４・・・・・・のＳＰ信号、例えば第８図
上部に示す如き完全重畳条件においては、同第８図に示
すＳＰ３信号（偽ＳＰ信号）とＳＰ４信号（真ＳＰ信号
）が順次出力されることとなる。

これらのＳＰ信号もＯＲゲーｌ−７２を通して第２制御
回路２４に入力される。

これにより第２制御回路２４は、偽ＳＰ信号によりすで
に起動され発生もしくは発生されつつある第２制御信号
群を上記リセット信号の印加に基づいてリセットすると
ともに、該リセット信号を起動したＳＰ信号の入力によ
って再び第２制御信号群を起動するよう動作する。

これらの動作は第２の応答信号による真ＳＰ信号が入力
されるまで順次くり返される。

これにより第２制御回路２４においては、第２応答信号
の真ＳＰ信号の起動による第２制御信号群の発生が保障
される。

完全重畳条件におけるこれら一連の動作の理解を容易に
するため、第８図上部に示す完全重畳条件を例にとって
さらに詳述する。

ＡＮＤゲート１２（第３図）の出力線上には第８図で示
す５Ｐ１（真ＳＰ信号）、５Ｐ２（偽ＳＰ信号）、５Ｐ
３（偽ＳＰ信号）、及び５Ｐ４（真ＳＰ信号）のＳＰ信
号群が生起される（第８図ｄ参照）。

第３図においてＡＮＤゲート１２の出力線上に生起され
た第１の応答信号による真ＳＰ信号ＳＰ１は、ＡＮＤゲ
ート１６を通して第１制御回路１７に入力され第１制御
信号群を起動する（第８図ｄおよびｅ参照）。

続いてＡＮＤゲート１２の出力線上に検出された偽ＳＰ
信号であるＳＰ２信号は、ＡＮＤゲート２２の出力線上
に生起されるとともに、ＡＮＤゲート６３（第７図）の
出力線上に生起される（第８図ｄおよびｇ参肋。

ＡＮＤゲ゛−ト２２（、第３図）の出力線上に生じたＳ
Ｐ２信号は、ＡＮＤゲート７０（第７図）を通して第２
制御回路２４（第３図）に入力され第２制御信号群を起
動する（第８図ｄおよびｆ参照）。

またＡＮＤゲート６３（第７図）の出力線上に生じたＳ
Ｐ２信号は、リセッ１へ信号発生回路６５に入力され第
８図りおよびｉに示されるリセット１信号及びクリヤ信
号を起動する。

前記手段によって発生されたクリヤ信号は、第１、第２
のラッチ回路２０及び２７（第３図）に印加されそれぞ
れ対応するコード情報をインヒビットする（リセット信
号の作動については無意味であり説明は省略する）。

続いてＡＮＤゲート６３の出力線上に生じた偽ＳＰ信号
であるＳＰ３信号は、リセット信号発生回路６５に入力
されリセツ１へ２信号を起動する（第８図ｇおよびｈ参
照晃前記手段により起動されたリセット２信号は、第２
制御回路２４に印加されすでに上記のＳＰ２信号によっ
て起動された第２制御信号群をリセットする（第８図り
およびｆ参照）。

なお、このリセットの第２制御回路２４における実際的
な動作は、ＳＰ信号により起動され所定の期間保持され
る回路、例えばＳＰ３信号の入力を次のクロック・パル
スまで記憶する回路に対してはリセット動作は行なわれ
ず、以後のカウンタ回路に対してリセット動作がなされ
るとする。

上記リセット２信号の起動と同時にＡＮＤゲート７１の
出力線上に生じたＳＰ３信号は、ＯＲゲート７２を介し
て第２制御回路２４に入力され、第２制御信号群を再起
動する（第８図ｄおよびｆ参照）。

そして次に、第２応答信号の真ＳＰ信号であるＳＦ３が
ＡＮＤゲート６３および７１の出力線上に生起される。

まず、ＡＮＤゲート６３の出力線上に生起されたＳＰ４
信号はリセット信号発生回路６５に入力されてリセット
３信号を起動する（第８図ｇおよびｈ参照）。

こうして起動されたリセット３信号も、上述同様第２制
御回路２４に印加され、すでに上記のＳＰ３信号によっ
て起動された第２制御信号群を再リセットする（第８図
りおよびｆ参照）。

そしてこのリセツ］・３信号の起動と同時にＡＮＤゲー
ト７１の出力線上に生じたＳＰ４信号が、ＯＲゲート７
２を介して第２制御回路２４に入力され、上記第２制御
信号群を再再起動することとなる（第８図ｄおよびｆ参
照）。

この第８図の例においては、上記のＳＰ４信号が第２応
答信号の真ＳＰ信号であり、これ以降は疑わしいＳＰ信
号が生じない。

したがってこれ以降はリセット信号が発生されることも
なく、このＳＰ４信号によって再再起動された第２制御
信号群のみが有効な第２制御信号群としてその発生が確
保されるものであり、上記ＳＰ４信号から前記時間Ｔに
相当する期間遅延されて目的とする前記ＤＬ−ＤＳＰ信
号が発生される（第８図ｄおよびｆ参照）。

かくして、第１、第２の応答信号の航跡情報であるＤＬ
−８Ｐ及びＤＬ−ＤＳＰＳＰ信号確に検出される。

勿論かかる場合、これら応答信号の誤コード情報は前記
クリヤ信号によりインヒビットされている。

なお、第３図に示したパルス幅検査回路１５を略した装
置においては、リセット信号発生回路６５におけるリセ
ット信号の起動をパルス幅検査されない疑ＳＰ信号群で
起動させ、該手段で得られたリセット信号により第２制
御信号群のリセット動作を行なわせしめ、かかる完全重
畳条件における真航跡情報の検出を行わせることができ
る。

また、他の装置に於てＡＮＤゲート１２の出力線上に検
出されたＳＰ信号を、別途、パルス幅検査することによ
り偽ＳＰ信号、例えばパルス幅ｔ′±０．１μｓｅｃ幅
内以外のＳＰ信号を検出し、検出した偽ＳＰ信号により
リセット信号を発生させ、このリセット信号により、該
偽ＳＰ信号によって起動された第１または第２の制御信
号群をリセットしてノイズまたは通常の重畳条件による
誤航跡情報の検知を拒否することができる。

しかしながら完全重畳条件においても正確な航跡情報の
検知が要求されるかかる装置は、第７図について前述さ
れた本発明の基本的な技術思想に従うべきである。

以上の説明において明らかであるように、本明細書は基
本的な事項について示されており、−技術部分の変更に
よって本発明の技術思想が変るものでない。

したがって、このような二次監視レーダの応答信号の検
知方式によれば、２つの異なる応答信号が接近して到来
しても相互の一部パルス群が完全に重なり合う場合以外
は、各々のコード・パルスを読出し、コード情報を解読
することができるばかりでなく、２つの到来応答信号の
いかなる接近条件においても各々の位置情報を正確に検
知することができ、応答信号の検知分解能を一段と高め
ることができる。

なお、上記実施例では、２つの異なった応答信号が接近
して到来した場合について各々を検知する場合について
説明したが、上記実施例に於ける各回路を縦続接続する
ことにより接近する応答信号が３個以上に増加しても充
分な処理能力を持たせるこよができることは明らかであ
る。

以上詳述したように、本発明によれば、複数の異なる応
答信号が到来しても、各々のコード情報を何等無駄にす
ることなく高い精度で解読することができ、さらに複数
応答信号の完全重畳条件においても各々の航跡情報を高
い分解能で検知できる二次監視レーダの応答信号検知方
式を提供することができる。

【図面の簡単な説明】

第１図は、二次監視レーダの応答信号を示す図。 第２図は、時間的に重畳した関係で接近して到来する２
つの異なる応答信号を示す図。 第３図は、本発明に係る二次監視レーダの応答信号検知
方式を説明するための回路構成図。 第４図と第５図は、真コード情報を選択保持するコード
・パルス処理回路の回路構成とその作動波形図。 第６図は、本発明方式の動作を説明するための第１、第
２制御回路の信号波形図。 第７図と第８図は、本発明の完全重畳条件における応答
信号検知方式を説明するための回路構成図とその信号波
形図である。 １１．６１・・・・・・遅延線、１４・・・・・・コー
ド・パルス処理回路、１５，６４・・・・・・パルス幅
検査回路、１７・・・・・・第１制御回路、２０・・・
・・・第１ラッチ回路、２４・・・・・・第２制御回路
、２７・・・・・・第２ラッチ回路、２９・・・・・・
第３制御回路、６５・・・・・・リセット信号発生回路
。

Claims (1)

1. 【特許請求の範囲】 １ 所定ビットの情報パルス群と該情報パルス群の両端
   に付加されるフレーミングパレスとの複数の単位パルス
   の組合わせで構成される応答信号のこれら単位パルスの
   数に対応した複数個の出力端子を有し、到来した応答信
   号を該応答信号の時間長に対応した所定の遅延時間をも
   って通過させる遅延回路と、 前記応答信号が前記遅延回路を通過する際に該遅延回路
   の両端出力端子から出力されるパルスの論理積をとって
   ストローブパルスを形成出力するストローブパルス形成
   手段と、 前記遅延回路の両端出力端子以外の出力端子から出力さ
   れるパルスの各々と前記ストローブパルスとの論理積を
   とってパルス群を抽出するパルス抽出手段と、 前記情報パルス群のビット数に対応した複数の記憶回路
   を有して、前記抽出されたパルス群をこれら記憶回路に
   一時記憶するとともに、これら記憶される各パルスのパ
   ルス幅と前記ストローブパルスのパルス幅とを比較し、
   記憶されるパルスのパルス幅がストローブパルスのパル
   ス幅より狭かつたとき当該パルスの前記記憶回路への記
   憶を解除して、ストローブパルスのパルス幅以上のパル
   ス幅を有するパルスのみを選択的に記憶保持するパルス
   処理手段と、 前記ストローブパルスに基づいて所定の読出しパルスを
   発生するパルス発生手段と、 前記読出しパルスに基づいて前記パルス処理手段の前記
   記憶回路に記憶保持されたパルス群を読出すパルス読出
   し手段とを具えた二次監視レーダの応答信号検知方式。 ２ 所定ビットの情報パルス群と該情報パルス群の両端
   に付加されるフレーミングパルスとの複数の単位パルス
   の組合わせで構成される応答信号のこれら単位パルスの
   数に対応した複数個の出力端子を有し、到来した応答信
   号を該応答信号の時間長に対応した所定の遅延時間をも
   って通過させる遅延回路と、 前記応答信号が前記遅延回路を通過する際に該遅延回路
   の両端出力端子から出力されるパルスの論理積をとって
   ストローブパルスを形成出力するストローブパルス形成
   手段と、 前記遅延回路の両端出力端子以外の出力端子から出力さ
   れるパルスの各々と前記ストローブパルスとの論理積を
   とってパルス群を抽出するパルス抽出手段と、 前記情報パルス群のビット数に対応した複数の記憶回路
   を有して、前記抽出されたパルス群をこれら記憶回路に
   一時記憶するとともに、これら記憶される各パルスのパ
   ルス幅と前記ストローブパルスのパルス幅とを比較し、
   記憶されるパルスのパルス幅がストローブパルスのパル
   ス幅より狭かったとき当該パルスの前記記憶回路への記
   憶を解除して、ストローブパルスのパルス幅以上のパル
   ス幅を有するパルスのみを選択的に記憶保持するパルス
   処理手段と、 前記遅延回路の遅延時間内に複数形成される前記ストロ
   ーブパルスにより順次各別に起動される複数のパルス発
   生手段であって、少なくとも当該ストローブパルスの入
   力後から前記応答信号の時間長に対応する期間能のスト
   ローブパルスの当該パルス発生手段への入力を禁止する
   制御パルスと、該制御パルスの期間内に所定時間幅をも
   って立上るまたは立下る読出しパルスと、前記制御パル
   スの期間内の前記読出しパルスの立上りまたは立下り期
   間以降に所定時間幅をもって立上るまたは立下る航跡情
   報パルスとをそれぞれ発生するパルス発生手段と、 これらパルス発生手段の各々に対応した複数のパルス読
   出し手段であって、それぞれ対応するパルス発生手段の
   前記読出しパルスに基づいて前記パルス処理手段の前記
   記憶回路に記憶保持された当該パルス群を読出す第１パ
   ルス読出し手段と、これら第１パルス読出し手段により
   それぞれ読出された複数のパルス群を各別にラッチする
   ラッチ手段と、 前記パルス発生手段の各々に対応した複数のパルス読出
   し手段であって、それぞれ対応するパルス発生手段の前
   記航跡情報パルスに基づいて前記ラッチ手段にラッチさ
   れた当該パルス群を読出す第２パルス読出し手段とを具
   えた二次監視レーダの応答信号検知方式。 ３ 所定ビットの情報パルス群と該情報パルス群の両端
   に付加されるフレーミングパルスとの複数の単位パルス
   の組合わせで構成される応答信号のこれら単位パルスの
   数に対応した複数個の出力端子を有し、到来した応答信
   号を該応答信号の時間長に対応した所定の遅延時間をも
   って通過させる遅延回路と、 前記応答信号が輔己遅延回路を通過する際に該遅延回路
   の両端出力端子から出力されるパルスの論理積をとって
   ストローブパルスを形成出力するストローブパルス形成
   手段と、 前記遅延回路の両端出力端子以外の出力端子から出力さ
   れるパルスの各々と前記ストローブパルスとの論理積を
   とってパルス群を抽出するパルス抽出手段と、 前記情報パルス群のビット数に対応した複数の記憶回路
   を有して、前記抽出されたパルス群をこれら記憶回路に
   一時記憶するとともに、これら記憶される各パルスのパ
   ルス幅と前記ストローブパルスのパルス幅とを比較し、
   記憶されるパルスのパルス幅がストローブパルスのパル
   ス幅より狭かったとき当該パルスの前記記憶回路への記
   憶を解除して、ストローブパルスのパルス幅以上のパル
   ス幅を有するパルスのみを選択的に記憶保持するパルス
   処理手段と、 前記遅延回路の遅延時間内に複数形成される前記ストロ
   ーブパルスにより順次各別に起動される複数のパルス発
   生手段であって、少なくとも当該ストローブパルスの入
   力後から前記応答信号の時間長に対応する期間能のスト
   ローブパルスの当該パルス発生手段への入力を禁止する
   制御パルスと、該制御パルスの期間内に所定時間幅をも
   って立上るまたは立下る読出しパルスと、前記制御パル
   スの期間内の前記読出しパルスの立上りまたは立下り期
   間以降に所定時間幅をもって立上るまたは立下る航跡情
   報パルスとをそれぞれ発生するパルス発生手段と、 これらパルス発生手段の各々に対応した複数のパルス読
   出し手段であって、それぞれ対応するパルス発生手段の
   前記読出しパルスと他のパルス発生手段の前記読出しパ
   ルスの反転パルスとの論理積パルスに基づいて前記パル
   ス処理手段の前記記憶回路に記憶保持された当該パルス
   群を読出す第１パルス読出し手段と、 これら第１パルス読出し手段によりそれぞれ読出された
   複数のパルス群を各別にラッチするラッチ手段と、
   ′ 前記パルス発生手段の各々に対応した複数のパルス読出
   し手段であって、それぞれ対応するパルス発生手段の前
   記航跡情報パルスに基づいて前記ラッチ手段にラッチさ
   れた当該パルス群を読出す第２パルス読出し手段とを具
   えた二次監視レーダの応答信号検知方式。 ４ 所定ビットの情報パルス群と該情報パルス群の両端
   に付加されるフレーミングパルスとの複数の単位パルス
   の組合わせで構成される応答信号のこれら単位パルスの
   数に対応した複数個の出力端子を有し、到来した応答信
   号を該応答信号の時間長に対応した所定の遅延時間をも
   って通過させる第１遅延回路と、 前記応答信号が前記第１遅延回路を通過する際に該遅延
   回路の両端出力端子から出力されるパルスの論理積をと
   ってストローブパルスを形成出力するストローブパルス
   形成手段と、 前記第１遅延回路の両端出力端子以外の出力端子から出
   力されるパルスの各々と前記ストローブパルスとの論理
   積をとってパルス群を抽出するパルス抽出手段と、 前記情報パルス群のビット数に対応した複数の記憶回路
   を有して、前記抽出されたパルス群をこれら記憶回路に
   一時記憶するとともに、これら記憶される各パルスのパ
   ルス幅と前記ストローブパルスのパルス幅とを比較し、
   記憶されるパルスのパルス幅がストローブパルスのパル
   ス幅より狭かったとき当該パルスの前記記憶回路への記
   憶を解除して、ストローブパルスのパルス幅以上のパル
   ス幅を有するパルスのみを選択的に記憶保持するパルス
   処理手段と、 前記第１遅延回路の遅延時間内に複数形成される前記ス
   トローブパルスにより順次各別に起動される複数のパル
   ス発生手段であって、少なくとも当該ストローブパルス
   の入力後から前記応答信号の時間長に対応する期間能の
   ストローブパルスの当該パルス発生手段への入力を禁止
   するＩＩ）ｌｆｌｉｌ］パルスと、該制御パルスの期間
   内に所定時間幅をもって立上るまたは立下る読出しパル
   スと、前記制御パルスの期間内の前記読出しパルスの立
   上りまたは立下り期間以降に所定時間幅をもって立上る
   または立下る航跡情報パルスとをそれぞれ発生するパル
   ス発生手段と、 これらパルス発生手段の各々に対応した複数のパルス読
   出し手段であって、それぞれ対応するパルス発生手段の
   前記読出しパルスに基づいて前記パルス処理手段の前記
   記憶回路に記憶保持された当該パルス群を読出す第１パ
   ルス読出し手段と、これら第１パルス読出し手段により
   それぞれ読出された複数の情報パルス群を各別にラッチ
   するラッチ手段と、 前記パルス発生手段の各々に対応した複数のパルス読出
   し手段であって、それぞれ対応するパルス発生手段の前
   記航跡情報パルスに基づいて前記ラッチ手段にラッチさ
   れた当該パルス群を読出す第２情報パルス読出し手段と
   、 前記応答信号の単位パルスの数に対応した複数個の出力
   端子を有し、前記ストローブパルスを前記第１遅延回路
   と同期して遅延する第２遅延回路と、 該第２遅延回路により遅延出力された各ストロ−ブパル
   スと非遅延ストローブパルスとの論理積をとり、該論理
   積パルスのパルス幅が所定値以上であったときにこれを
   導出する完全重畳検出手段と、 該完全重畳検出手段から前記論理積パルスが導出された
   とき、該導出された論理積パルスに基づいて、前記ラッ
   チ手段を所定の期間クリアするとともに、前記パルス発
   生手段のうちの２番目以降のストローブパルスによって
   起動されるパルス発生手段のパルス発生動作をそれぞれ
   前記応答信号の完全重畳状態が解消されるまで禁止する
   手段とを具えた二次監視レーダの応答信号検知方式。