JPS59193B2 - 時間管理方式 - Google Patents
時間管理方式Info
- Publication number
- JPS59193B2 JPS59193B2 JP54104272A JP10427279A JPS59193B2 JP S59193 B2 JPS59193 B2 JP S59193B2 JP 54104272 A JP54104272 A JP 54104272A JP 10427279 A JP10427279 A JP 10427279A JP S59193 B2 JPS59193 B2 JP S59193B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- processing
- processor
- timing circuit
- processor group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q3/00—Selecting arrangements
- H04Q3/42—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker
- H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
- H04Q3/545—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised using a stored programme
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Multi Processors (AREA)
- Exchange Systems With Centralized Control (AREA)
Description
【発明の詳細な説明】
本発明はマルチプロセッサ方式により制御される電子交
換機における時間管理方式に関するものである。
換機における時間管理方式に関するものである。
従来、単一プロセッサにより制御される蓄積プログラム
形の電子交換機においては、そのプロセッサにおいて呼
の処理に関する各種機能をそのプロセッサに付随するメ
モリ装置内に格納されたプログラムにより実現していた
。
形の電子交換機においては、そのプロセッサにおいて呼
の処理に関する各種機能をそのプロセッサに付随するメ
モリ装置内に格納されたプログラムにより実現していた
。
すなわち、加入者からダイヤルパルス受信、隣接局への
ダイヤル数字送出や隣接局からのダイヤル数字受信など
の実時間性のきびしい処理と、加入者とトランクとの間
をつなぐバスをさがす処理の様に比較的実時間性のきび
しくない処理とを同一プロセッサで処理していた。その
ため、自プロセッサの内部にインタバルタイマＩＴと呼
ばれるタイミング回路を設け、例えば４ｍｓごとに、そ
のＩＴからプロセッサに割込みがかかる様にしておき、
その割込みがかかると、その時点で実行中であつた実時
間性のきびし＜ない処理を中断して、実時間性のきびし
い処理を行なつていた。この様にプログラムを、その実
時間性に応じて分け、実時間性のきびしいプログラムは
、実時間性のきび（＜ないブログラ＼ムに割込んで実行
していた。
ダイヤル数字送出や隣接局からのダイヤル数字受信など
の実時間性のきびしい処理と、加入者とトランクとの間
をつなぐバスをさがす処理の様に比較的実時間性のきび
しくない処理とを同一プロセッサで処理していた。その
ため、自プロセッサの内部にインタバルタイマＩＴと呼
ばれるタイミング回路を設け、例えば４ｍｓごとに、そ
のＩＴからプロセッサに割込みがかかる様にしておき、
その割込みがかかると、その時点で実行中であつた実時
間性のきびし＜ない処理を中断して、実時間性のきびし
い処理を行なつていた。この様にプログラムを、その実
時間性に応じて分け、実時間性のきびしいプログラムは
、実時間性のきび（＜ないブログラ＼ムに割込んで実行
していた。
この様な従来の方法では、１つのプロセッサでさまざま
な種類のプログラムが処理されるため、実時間性の異な
るプログラムが同一のプロセッサで実行され、すべての
プログラムの作成、デバッグ作業の際に、割込みによる
中断や実時間性のきびしいプログラムときびし〈ないプ
ログラムとの間の競合関係を意識する必要があり、その
ため、処理が複雑で理解しに〈＜、プログラムの虫の潜
在する可能性が大きかつた。
な種類のプログラムが処理されるため、実時間性の異な
るプログラムが同一のプロセッサで実行され、すべての
プログラムの作成、デバッグ作業の際に、割込みによる
中断や実時間性のきびしいプログラムときびし〈ないプ
ログラムとの間の競合関係を意識する必要があり、その
ため、処理が複雑で理解しに〈＜、プログラムの虫の潜
在する可能性が大きかつた。
本発明は従来のものにみられた上記の如き欠点に鑑み、
マルチプロセッサ方式の電子交換機において経済的な時
間管理方式を提供しようとするもので、その要旨とする
ところは、電子交換機の交換プログラムのうち、実時間
性のきびしい処理は通話路を駆動したＶ）、トランクの
状態を監視したわする様な通話路系に関する処理であり
、それ以外の処理はさほど実時間性を要求されないこと
に注目して、電子交換機の処理を行なうプロセッサ群を
実時間性のきびしい処理を行なう第１のプロセツサ群と
実時間性のきひしくない処理を行なう第２のプロセツサ
群とに分け、第２のプロセツサ群に対しては個々にタイ
ミング回路を設けることをせず、共通に設けたアクセス
可能なタイミング回路により、時刻を知る様に構成した
ことにある。
マルチプロセッサ方式の電子交換機において経済的な時
間管理方式を提供しようとするもので、その要旨とする
ところは、電子交換機の交換プログラムのうち、実時間
性のきびしい処理は通話路を駆動したＶ）、トランクの
状態を監視したわする様な通話路系に関する処理であり
、それ以外の処理はさほど実時間性を要求されないこと
に注目して、電子交換機の処理を行なうプロセッサ群を
実時間性のきびしい処理を行なう第１のプロセツサ群と
実時間性のきひしくない処理を行なう第２のプロセツサ
群とに分け、第２のプロセツサ群に対しては個々にタイ
ミング回路を設けることをせず、共通に設けたアクセス
可能なタイミング回路により、時刻を知る様に構成した
ことにある。
以下本発明を図面について詳細に説明する。第１図は本
発明の実施例を示すもので、図中１０１〜１０Ｎは入ト
ランク１Ｌ出トランク１２、入レジスタトランク１３、
出センタトラック１４等の各種トランク類、時分割ネツ
トワークや通話路ネツトワーク等のネツトワーク１５１
〜１Ｖを含む通話路サブユニツトであり、局間中継線あ
るいは加入者回線等が接続収容▲れている。２０は時分
割ジヤツクタであり、各通話路ユニツト１０１〜１間の
相互接続あるいは各通話路サブユニツト１０１〜１０Ｎ
内の折返し接続を行なうものである。
発明の実施例を示すもので、図中１０１〜１０Ｎは入ト
ランク１Ｌ出トランク１２、入レジスタトランク１３、
出センタトラック１４等の各種トランク類、時分割ネツ
トワークや通話路ネツトワーク等のネツトワーク１５１
〜１Ｖを含む通話路サブユニツトであり、局間中継線あ
るいは加入者回線等が接続収容▲れている。２０は時分
割ジヤツクタであり、各通話路ユニツト１０１〜１間の
相互接続あるいは各通話路サブユニツト１０１〜１０Ｎ
内の折返し接続を行なうものである。
また、３０１〜３０Ｎは前記通話路サブユニツト１０１
〜１０Ｎの各々に１対１対応で用意された周辺制御装置
であり、これらは実時間性のきびしい処理を行なう第１
のプロセツサ群を構成し、付属するローカルメモリ３１
１〜３１Ｎに格納された処理プログラムを用いて、上記
通話路ネツトワークの駆動、各トランク類のリレー駆動
、さらにはトランクあるいは加入者の走査等を自律的に
行なうものである。４０，〜４０Ｎは系全体の制御を司
るために複数個用意された中央制御装置であり、これら
は前記第１のプロセツサ群、即ち周辺制御装置３０１〜
３０Ｎよりも実時間性のきびしくない処理を行なう第２
のプロセツサ群を構成し、その各々に付属するローカル
メモリ４１１〜４１Ｎに格納された処理プログラムに基
づいて処理を実行する。
〜１０Ｎの各々に１対１対応で用意された周辺制御装置
であり、これらは実時間性のきびしい処理を行なう第１
のプロセツサ群を構成し、付属するローカルメモリ３１
１〜３１Ｎに格納された処理プログラムを用いて、上記
通話路ネツトワークの駆動、各トランク類のリレー駆動
、さらにはトランクあるいは加入者の走査等を自律的に
行なうものである。４０，〜４０Ｎは系全体の制御を司
るために複数個用意された中央制御装置であり、これら
は前記第１のプロセツサ群、即ち周辺制御装置３０１〜
３０Ｎよりも実時間性のきびしくない処理を行なう第２
のプロセツサ群を構成し、その各々に付属するローカル
メモリ４１１〜４１Ｎに格納された処理プログラムに基
づいて処理を実行する。
５０１〜５０Ｎは複数個の共通メモリで、呼対応の各種
データ、受信数字情報と出トランク１２のルートとの対
応等を示す翻訳テーブル等が格納されている。
データ、受信数字情報と出トランク１２のルートとの対
応等を示す翻訳テーブル等が格納されている。
？して、上記中央制御装置４０１〜４０Ｎは夫々その一
方でメモリバス６０を介して共通メモリ５０１〜５０Ｎ
の各々に接続されて卦り、他方でプロセツサ間バス７０
を介して通信制御装置８０と接続されている。上記通信
制御装置８０は中央制御装置４０１〜４０Ｎと周辺制御
装置３０１〜４０Ｎとの間の通信の制御を行なうもので
、中央制御装置４０，〜４０Ｎから指定された周辺制御
装置３０１〜３０Ｎへの通信、周辺制御装置３０１〜３
０Ｎから任意の中央制御装置４０１〜４０Ｎへの通信な
ど中央制御装置３０１〜３０Ｎ間の通信が衝突すること
な〈整然と行なわれるように方つている。９０は共通に
アクセス可能なタイミング回路で、第２図に示す如〈デ
コーダ９１、発振器９２、カウンタ９３、ゲート回路９
４よりなる。
方でメモリバス６０を介して共通メモリ５０１〜５０Ｎ
の各々に接続されて卦り、他方でプロセツサ間バス７０
を介して通信制御装置８０と接続されている。上記通信
制御装置８０は中央制御装置４０１〜４０Ｎと周辺制御
装置３０１〜４０Ｎとの間の通信の制御を行なうもので
、中央制御装置４０，〜４０Ｎから指定された周辺制御
装置３０１〜３０Ｎへの通信、周辺制御装置３０１〜３
０Ｎから任意の中央制御装置４０１〜４０Ｎへの通信な
ど中央制御装置３０１〜３０Ｎ間の通信が衝突すること
な〈整然と行なわれるように方つている。９０は共通に
アクセス可能なタイミング回路で、第２図に示す如〈デ
コーダ９１、発振器９２、カウンタ９３、ゲート回路９
４よりなる。
図に示すようにカウンタ９３は通信制御装置８０から周
辺制御装置３０１〜３０Ｎや上記タイミング回路９０へ
向う周辺用アドレスバス１０１と、周辺制御装置３０１
〜３０Ｎやタイミング回路９０から通信制御装置８０へ
向う周辺用アンサーバス１０２の２つのバスとの間にイ
ンタフエースを持つ。な卦、第１図では周辺用アドレス
バス１０１と周辺用アンサーバス１０２とを合せて周辺
用バス１００として示してある。そして、このタイミン
グ回路９０は周辺用アドレスバス１０１からの情報をデ
コーダ９１でデコードし、タイミング回路９０を指定し
ていることを検知すると、ゲート回路９４へ信号を出し
、カウンタ９３に示された時刻を周辺用アンサーバス１
０２に送り出すようになつている。カウンタ９３は従来
のタイミング回路の様にＭｓ単位の表示は必要でな〈、
数１０ｍｓ単位の表示で十分である。次に、動作につい
て説明する。
辺制御装置３０１〜３０Ｎや上記タイミング回路９０へ
向う周辺用アドレスバス１０１と、周辺制御装置３０１
〜３０Ｎやタイミング回路９０から通信制御装置８０へ
向う周辺用アンサーバス１０２の２つのバスとの間にイ
ンタフエースを持つ。な卦、第１図では周辺用アドレス
バス１０１と周辺用アンサーバス１０２とを合せて周辺
用バス１００として示してある。そして、このタイミン
グ回路９０は周辺用アドレスバス１０１からの情報をデ
コーダ９１でデコードし、タイミング回路９０を指定し
ていることを検知すると、ゲート回路９４へ信号を出し
、カウンタ９３に示された時刻を周辺用アンサーバス１
０２に送り出すようになつている。カウンタ９３は従来
のタイミング回路の様にＭｓ単位の表示は必要でな〈、
数１０ｍｓ単位の表示で十分である。次に、動作につい
て説明する。
周辺制御装置３０１〜３０Ｎはトランク走査等で状態変
化が生じたことを検出すると、その情報を当該周辺制御
装置３０１〜３０Ｎに割当てられたキユ一（Ｑｕｅｕｅ
）につなぐ。各中央制御装置４０１〜４０Ｎは実行中の
処理が完了すると、通信制御装置８０を経由して各周辺
制御装置３０１〜３０Ｎに割当てられたキユ一を見に行
き、そこにつながれている情報をとりだして、これに対
応した所定の処理の実行を開始する。処理が完了すると
、当該中央制御装置４０１〜４０Ｎは、その処理の結果
得られた呼対応の情報を共通メモリ５０１〜５０Ｎ中の
所定のアドレスに格納して卦く。次にその呼についての
状態変化が起つた場合、該当の周辺制御装置３０１〜３
０がキユ一につないだその情報をとつてきたＮ中央制御
装置４０１〜４０Ｎは、共通メモリ５０１〜５０Ｎ内の
その呼対応の情報を使つて処理を実行し、その結果をあ
らためて共通メモリ５０，〜５０Ｎに格納する。
化が生じたことを検出すると、その情報を当該周辺制御
装置３０１〜３０Ｎに割当てられたキユ一（Ｑｕｅｕｅ
）につなぐ。各中央制御装置４０１〜４０Ｎは実行中の
処理が完了すると、通信制御装置８０を経由して各周辺
制御装置３０１〜３０Ｎに割当てられたキユ一を見に行
き、そこにつながれている情報をとりだして、これに対
応した所定の処理の実行を開始する。処理が完了すると
、当該中央制御装置４０１〜４０Ｎは、その処理の結果
得られた呼対応の情報を共通メモリ５０１〜５０Ｎ中の
所定のアドレスに格納して卦く。次にその呼についての
状態変化が起つた場合、該当の周辺制御装置３０１〜３
０がキユ一につないだその情報をとつてきたＮ中央制御
装置４０１〜４０Ｎは、共通メモリ５０１〜５０Ｎ内の
その呼対応の情報を使つて処理を実行し、その結果をあ
らためて共通メモリ５０，〜５０Ｎに格納する。
各処理の実行段階で、中央制御装置４０１〜４０Ｎは必
要に応じて周辺制御装置３０１〜３０Ｎへ情報を転送し
て所望の制御処理を行なわせる。以下順次この様な処理
を繰返すことで交換動作が進行する。以下具体例につい
説明する。例えば通話路サブユニツト１０１の入トラン
ク１１が前位局より起動されたことを検出すると、その
情報をトランク番号情報と共に割当てられたキユ一につ
なぐ。実行中の処理が完了した中央制御装置４０１〜４
０Ｎ力凋辺制御装置３０１のキユ一からその情報を得る
と空の入レジスタトランク１３の選択を行ない、この入
レジスタトランク１３と上記入トランク１１との間のバ
スパンチインクを行なう。この一連の処理結果によつて
共通メモリ５０１〜５０Ｎ内のこの呼に対応するアドレ
スの内容を書替えるとともにパス情報を周辺制御装置３
０１へ転送する。周辺制御装置３０１はこのパス情報に
基づいて時分割ネツトワーク上に通話路を設定し、上記
入トランク１１と入レジスタトランク１３との接続を行
なう。以下順次この様な手順で処理が進行して前位局か
らの番号情報の受信出トランク１２．出センタトラック
１４の選択接続、後位局への情報の送出等が行なわれ、
上記入トランク１１と出トランク１２とが接続される。
この様な構成とすることにより、中央制御装置４０１〜
４０Ｎは実時間性のきびしい処理を行なう必要がな〈な
る。ところで、上記中央制御装置４０１〜４０Ｎは自プ
ロセツサ内に、従来のＩＴの様なタイミング回路をもつ
てふ一らず、中央制御装置４０１〜４０Ｎであるきめら
れた時間に起動されるプログラムは、中央制御装置４０
１〜４０Ｎで実行中の処理が完了した都度上記共通アク
セス可能なタイミング回路９０にオーダを出して時刻を
知り、その時刻に起動すべきプログラムを走らせる。す
なわち、中央制御装置４０１〜４０Ｎはプロセツサ間バ
ス７０を通り通信制御８０を経由し周辺用アドレスバス
１０１を通つてタイミング回路９０にオーダを出す。デ
コーダ９１は周辺用アドレスバス１０１からの情報をデ
コードし、ゲート回路９４へ信号を出し、カウンタ９３
に示された時刻を周辺用アンサーノマス１０２に送り出
す。この時刻情報は周辺用アンサーノマス１０２を通り
通信制御装置８０を経由しプロセツサ間バス７０を通つ
て中央制御装置４０１〜４０Ｎに到達する。この様に、
中央制御装置４０１〜４０Ｎは通信制御装置８０経由で
タイミングで回路９０ＶＣオーダを出しその結果を受け
るため、通信制御装置８０への中央制御装置４０１〜４
０Ｎや周辺制御装置３０１〜３０Ｎからの通信頻度が大
きい時は、中央制御装置４０１〜４０Ｎがタイミング回
路９０にオーダを出してから時刻情報がその中央制・卸
装置４０１〜４０Ｎにもどるのに時間がかかることがあ
る。しかしその時間の遅れは高々数Ｍｓのオーダであり
、中央制御装置４０１〜４０Ｎは実時間性のきびしい処
理を行なわないため、その程度の遅延はきめられた時間
に起動されるプログラムの起動時間の精度にはほとんど
影響を与えない。な卦、上記実施例ではタイミング回路
９０は周辺用バス１００に接続される様な構成を示した
が、中央制御装置４０１〜４０Ｎからタイミング回路９
０へアクセス時間の遅れに対する制限がゆるいため、必
ずしも周辺用バス１００に接続される必要はな〈各中央
制御装置４０１〜４０Ｎからアクセスできる箇所ならど
こでもよい。
要に応じて周辺制御装置３０１〜３０Ｎへ情報を転送し
て所望の制御処理を行なわせる。以下順次この様な処理
を繰返すことで交換動作が進行する。以下具体例につい
説明する。例えば通話路サブユニツト１０１の入トラン
ク１１が前位局より起動されたことを検出すると、その
情報をトランク番号情報と共に割当てられたキユ一につ
なぐ。実行中の処理が完了した中央制御装置４０１〜４
０Ｎ力凋辺制御装置３０１のキユ一からその情報を得る
と空の入レジスタトランク１３の選択を行ない、この入
レジスタトランク１３と上記入トランク１１との間のバ
スパンチインクを行なう。この一連の処理結果によつて
共通メモリ５０１〜５０Ｎ内のこの呼に対応するアドレ
スの内容を書替えるとともにパス情報を周辺制御装置３
０１へ転送する。周辺制御装置３０１はこのパス情報に
基づいて時分割ネツトワーク上に通話路を設定し、上記
入トランク１１と入レジスタトランク１３との接続を行
なう。以下順次この様な手順で処理が進行して前位局か
らの番号情報の受信出トランク１２．出センタトラック
１４の選択接続、後位局への情報の送出等が行なわれ、
上記入トランク１１と出トランク１２とが接続される。
この様な構成とすることにより、中央制御装置４０１〜
４０Ｎは実時間性のきびしい処理を行なう必要がな〈な
る。ところで、上記中央制御装置４０１〜４０Ｎは自プ
ロセツサ内に、従来のＩＴの様なタイミング回路をもつ
てふ一らず、中央制御装置４０１〜４０Ｎであるきめら
れた時間に起動されるプログラムは、中央制御装置４０
１〜４０Ｎで実行中の処理が完了した都度上記共通アク
セス可能なタイミング回路９０にオーダを出して時刻を
知り、その時刻に起動すべきプログラムを走らせる。す
なわち、中央制御装置４０１〜４０Ｎはプロセツサ間バ
ス７０を通り通信制御８０を経由し周辺用アドレスバス
１０１を通つてタイミング回路９０にオーダを出す。デ
コーダ９１は周辺用アドレスバス１０１からの情報をデ
コードし、ゲート回路９４へ信号を出し、カウンタ９３
に示された時刻を周辺用アンサーノマス１０２に送り出
す。この時刻情報は周辺用アンサーノマス１０２を通り
通信制御装置８０を経由しプロセツサ間バス７０を通つ
て中央制御装置４０１〜４０Ｎに到達する。この様に、
中央制御装置４０１〜４０Ｎは通信制御装置８０経由で
タイミングで回路９０ＶＣオーダを出しその結果を受け
るため、通信制御装置８０への中央制御装置４０１〜４
０Ｎや周辺制御装置３０１〜３０Ｎからの通信頻度が大
きい時は、中央制御装置４０１〜４０Ｎがタイミング回
路９０にオーダを出してから時刻情報がその中央制・卸
装置４０１〜４０Ｎにもどるのに時間がかかることがあ
る。しかしその時間の遅れは高々数Ｍｓのオーダであり
、中央制御装置４０１〜４０Ｎは実時間性のきびしい処
理を行なわないため、その程度の遅延はきめられた時間
に起動されるプログラムの起動時間の精度にはほとんど
影響を与えない。な卦、上記実施例ではタイミング回路
９０は周辺用バス１００に接続される様な構成を示した
が、中央制御装置４０１〜４０Ｎからタイミング回路９
０へアクセス時間の遅れに対する制限がゆるいため、必
ずしも周辺用バス１００に接続される必要はな〈各中央
制御装置４０１〜４０Ｎからアクセスできる箇所ならど
こでもよい。
以上説明した如〈本発明によれぱ実時間性のきびしい処
理を行なう第１のプロセツサ群と、第１のプロセツサ群
よりも実時間性のきびし〈ない処理を行なう第２のプロ
セツサ群とを含む電子交換機に卦いて、上記第２のプロ
セツサ群から共通にアクセス可能なタイミング回路を設
け、上記第２のプロセツサ群中のプロセツサは該タイミ
ング回路をアクセスすることにより、時刻を知ることが
できるようにしたので、従来のものの如〈インタバルタ
イマを第２のプロセツサ群中個々のプロセツサに設ける
必要がなく、金物量が削減されるだけでな〈、第２のプ
ロセツサからのタイミング回路へのアクセス時間に遅延
を生じてもよいため、タイミング回路の設置場所に制限
がな〈、装置設計、架配置などに自由度があり、さらに
タイミング回路を内蔵していないマイクロプロセツサが
一般的であるがその様なマイクロプロセツサを第２のプ
ロセツサに使用することができる。
理を行なう第１のプロセツサ群と、第１のプロセツサ群
よりも実時間性のきびし〈ない処理を行なう第２のプロ
セツサ群とを含む電子交換機に卦いて、上記第２のプロ
セツサ群から共通にアクセス可能なタイミング回路を設
け、上記第２のプロセツサ群中のプロセツサは該タイミ
ング回路をアクセスすることにより、時刻を知ることが
できるようにしたので、従来のものの如〈インタバルタ
イマを第２のプロセツサ群中個々のプロセツサに設ける
必要がなく、金物量が削減されるだけでな〈、第２のプ
ロセツサからのタイミング回路へのアクセス時間に遅延
を生じてもよいため、タイミング回路の設置場所に制限
がな〈、装置設計、架配置などに自由度があり、さらに
タイミング回路を内蔵していないマイクロプロセツサが
一般的であるがその様なマイクロプロセツサを第２のプ
ロセツサに使用することができる。
また、第２のプロセツサに卦けるプログラムは割込みを
考える必要がなく、プログラムの作成、デバツグ作業が
容易であり、プログラムの虫の潜在する可能性が少なく
なる等の利点があり、電話サービス用の電子交換機だけ
でな〈データ交換機やテレツクス交換機にも適用するこ
とができる。
考える必要がなく、プログラムの作成、デバツグ作業が
容易であり、プログラムの虫の潜在する可能性が少なく
なる等の利点があり、電話サービス用の電子交換機だけ
でな〈データ交換機やテレツクス交換機にも適用するこ
とができる。
図面は本発明の一実施例を示すもので、第１図は本発明
によるマルチプロセツサ方式の電子交換機の構成図、笛
２図はタイミング回路のプロツク構成図である。 １０１〜１０Ｎ・・・通話路サブユニツト、２０・・・
時分割ジヤンクタ、３０１〜３０Ｎ・・・周辺制御装置
第１のプロセツサ群、４０１〜４０Ｎ・・・中央制御装
置第２のプロセツサ群、９０・・・共通にアクセス可能
なタイミング回路、１００・・・周辺用バス。
によるマルチプロセツサ方式の電子交換機の構成図、笛
２図はタイミング回路のプロツク構成図である。 １０１〜１０Ｎ・・・通話路サブユニツト、２０・・・
時分割ジヤンクタ、３０１〜３０Ｎ・・・周辺制御装置
第１のプロセツサ群、４０１〜４０Ｎ・・・中央制御装
置第２のプロセツサ群、９０・・・共通にアクセス可能
なタイミング回路、１００・・・周辺用バス。
Claims (1)
- １ 実時間性のきびしい処理を行なう第１のプロセッサ
群と、第１のプロセッサ群よりも実時間性のきびしくな
い処理を行なう第２のプロセッサ群とを含む電子交換機
において、上記第２のプロセッサ群から共通にアクセス
可能なタイミング回路を設け、上記第２のプロセッサ群
中のプロセッサは該タイミング回路をアクセスすること
により時刻を知ることができるようにしたことを特徴と
する時間管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54104272A JPS59193B2 (ja) | 1979-08-16 | 1979-08-16 | 時間管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54104272A JPS59193B2 (ja) | 1979-08-16 | 1979-08-16 | 時間管理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5628592A JPS5628592A (en) | 1981-03-20 |
| JPS59193B2 true JPS59193B2 (ja) | 1984-01-05 |
Family
ID=14376283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54104272A Expired JPS59193B2 (ja) | 1979-08-16 | 1979-08-16 | 時間管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58119070A (ja) * | 1982-01-06 | 1983-07-15 | Toshiba Corp | 複合電子計算機の制御方法 |
| JPS6013085A (ja) * | 1983-06-30 | 1985-01-23 | Isuzu Seisakusho:Kk | コイル状材の洗浄機 |
| GB8320292D0 (en) * | 1983-07-27 | 1983-09-01 | Ramco Oilfield & Marine Servic | Pipe cleaning/treating plant |
-
1979
- 1979-08-16 JP JP54104272A patent/JPS59193B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5628592A (en) | 1981-03-20 |
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