JPS5919389A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
-
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- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
- H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、サージ電圧による半導体レーザの劣化を防止
するサージ電圧保護機能を半導体レーザえ 自身に備≠た半導体装置に関する。
するサージ電圧保護機能を半導体レーザえ 自身に備≠た半導体装置に関する。
（２技術の背景
半導体レーザは他のレーザ系に比べて波長の選択が比較
的容易で且つ小皺、高効率動作、長寿命、高速直接変調
及び単一波長動作などの数々の利点がちり、光伝送処゛
理の各種の実用システムの光源として用いられている。
的容易で且つ小皺、高効率動作、長寿命、高速直接変調
及び単一波長動作などの数々の利点がちり、光伝送処゛
理の各種の実用システムの光源として用いられている。
（３） 従来技術と問題点
サージ電圧は、主に電圧を印加した直後にオーバシュー
トが生じ、過剰電圧が生じるもので、特に１素子にこの
サージ電圧が印加されると、素子の劣化を誘発するとい
う問題があった。
トが生じ、過剰電圧が生じるもので、特に１素子にこの
サージ電圧が印加されると、素子の劣化を誘発するとい
う問題があった。
そこで従来、半導体レーザに於けるサージ電圧保護対策
として、半導体レーザの外部にアレスタを設け、半導体
レーザのサージ電圧による劣化を防止していた。
として、半導体レーザの外部にアレスタを設け、半導体
レーザのサージ電圧による劣化を防止していた。
１１図はサージ電圧保護機能を半導体レーザの外部に設
けた従来の半導体発光装置の模式回路図である。同図に
於て、１は半導体レーザ、２は半導体レーザの駆動回路
、３はアレスタをそれぞれ示している。
けた従来の半導体発光装置の模式回路図である。同図に
於て、１は半導体レーザ、２は半導体レーザの駆動回路
、３はアレスタをそれぞれ示している。
しかしながら、一般に半導体レーザの駆動回路２の動作
電圧は半導体レーザ１のそれよりも大きい為にアレスタ
３により駆動回路２をサージ電圧から保護できても、半
導体レーザ１をサージ電圧から保護できないという問題
があった。
電圧は半導体レーザ１のそれよりも大きい為にアレスタ
３により駆動回路２をサージ電圧から保護できても、半
導体レーザ１をサージ電圧から保護できないという問題
があった。
（４）発明の目的
本発明は上記従来の問題を解決する為に、サージ電圧保
護機能を半導体レーザ自身に備えた半導体装置を提供す
るにある。
護機能を半導体レーザ自身に備えた半導体装置を提供す
るにある。
（Ｆ５） 発明の構成
本発明の目的は、半導体レーザ素子が形成された半導体
基体に、該半導体レーザ素子と並列接続されるサイリス
タ素子が形成されてなることにより達成される。
基体に、該半導体レーザ素子と並列接続されるサイリス
タ素子が形成されてなることにより達成される。
（６）発明の実施例
以下、本発明の一実施例を説明する。第２図は本発明の
一実施例に於けるサージ電圧保護対策機能を備えた半導
体レーザの要部断面図でおる。同図に於いて、４はｎｆ
ｉインジウムΦリン（Ｉｎｋ）基板、５はｐ型ＩｎＰ層
、６はｎ ｆＪＩ Ｉ ｎ Ｐクラッド層、６′はｎ型
ＩｎＰ層、７はインジウム・ガリウム争ヒ素・リン（Ｉ
ｎＧａＡｓＰ ）活性層、８はｐをビ ■ｎｐクラッド層、９はｐ型ＩｎＧａＡｓＰコｙタクト
層、１０はｐ型拡散領域、１１及び１１′は高抵抗領域
、１２はｐ側電極、１２′はゲート電極、１３はｎ側電
極をそれぞれ示し、Ａ部が半導体レーザ、Ｂ部がサイリ
スタ素子である。
一実施例に於けるサージ電圧保護対策機能を備えた半導
体レーザの要部断面図でおる。同図に於いて、４はｎｆ
ｉインジウムΦリン（Ｉｎｋ）基板、５はｐ型ＩｎＰ層
、６はｎ ｆＪＩ Ｉ ｎ Ｐクラッド層、６′はｎ型
ＩｎＰ層、７はインジウム・ガリウム争ヒ素・リン（Ｉ
ｎＧａＡｓＰ ）活性層、８はｐをビ ■ｎｐクラッド層、９はｐ型ＩｎＧａＡｓＰコｙタクト
層、１０はｐ型拡散領域、１１及び１１′は高抵抗領域
、１２はｐ側電極、１２′はゲート電極、１３はｎ側電
極をそれぞれ示し、Ａ部が半導体レーザ、Ｂ部がサイリ
スタ素子である。
本実施例の構造を有する半導体レーザの製造方法を簡単
に説明する。
に説明する。
（（イ）ヤヤリア濃度がＩＸＩ。・・〔。Ｊｏ、。。型
ＩｎＰ基板４に液相エピタキシャル成長法を適用してそ
の表面にキャリア濃度が０．５〜ｌＸｌ０” − ｉｍ’）のｐ型ＩｎＰ層５を１ （、ｃ＋ｍ）＋７）Ｊ
Ｉすに形成する。
ＩｎＰ基板４に液相エピタキシャル成長法を適用してそ
の表面にキャリア濃度が０．５〜ｌＸｌ０” − ｉｍ’）のｐ型ＩｎＰ層５を１ （、ｃ＋ｍ）＋７）Ｊ
Ｉすに形成する。
（ロ） ｐ 型Ｉ ｎ Ｐ ｌ１ｉｉ５にＣＶＤ法又は
スパッタリング法を適用してその表面に二酸化７リコン
（ＳｔＯ，）層を形成し、通常のフォト・エツチング法
を適用して８ ｉｏｎ Ｉ−のバターニングを行ない、
四部形成用の窓を形成する。菌、この場合のエツチング
液はフッ酸（１−Ｉ Ｆ ）とフッ化アンモニウム（Ｎ
ｌ−Ｉ、Ｆ’）の混合液を使用する。次に、ウェットエ
ツチング法を適用し、四部形成の窓を介してｐ ｍＩ
ｎ Ｐ層５及びｎ型ＩｎＰ基板４をエツチングし、幅約
２〔μｍ〕、深さ約１．５〔μｍ〕の四部を形成する。
スパッタリング法を適用してその表面に二酸化７リコン
（ＳｔＯ，）層を形成し、通常のフォト・エツチング法
を適用して８ ｉｏｎ Ｉ−のバターニングを行ない、
四部形成用の窓を形成する。菌、この場合のエツチング
液はフッ酸（１−Ｉ Ｆ ）とフッ化アンモニウム（Ｎ
ｌ−Ｉ、Ｆ’）の混合液を使用する。次に、ウェットエ
ツチング法を適用し、四部形成の窓を介してｐ ｍＩ
ｎ Ｐ層５及びｎ型ＩｎＰ基板４をエツチングし、幅約
２〔μｍ〕、深さ約１．５〔μｍ〕の四部を形成する。
この・場合のエツチング液は体積比が塩酸（ＨＯ２）、
ＩＪフッ酸Ｈ，ＰＯ，）＝１ ： １の混合液を使用す
る。この後、凹部形成用のマスクとして使用し九８１０
゜層をＨＰとＮＨ，Ｆの混合液中に浸漬して除去する。
ＩＪフッ酸Ｈ，ＰＯ，）＝１ ： １の混合液を使用す
る。この後、凹部形成用のマスクとして使用し九８１０
゜層をＨＰとＮＨ，Ｆの混合液中に浸漬して除去する。
３−
０う 液相エピタキシャル成長法を適用し、凹部内にキ
ャリア濃度が５ｘｌＱ”（ｃｍ−” ）のｎ型ＩｎＰク
ラッド層６を厚さ１．５〔μｍ〕、アンドープのＩｎＧ
ａＡｓＰ活性Ｉ−７を厚さ０．２Ｃμｍ）、キャリア濃
度が０．５〜ｌＸｌ０−１’ （Ｃｍ ” ）のｐ型Ｉ
ｎＰクラッド層８を一番厚いところでの厚さ２〔μｍ〕
、キャリア濃度が２ｘ １０’ ＠（ｃｍ−” ）のｐ
型■ｎＧａＡｓＰコンタクト層９を厚さ１〔μｍ〕とな
るように１暇次形成する。尚、ｎ型ＩｎＰクラッド層６
を成長する際、ｐ型ＩｎＰ基板上にも厚さ０．５（μｍ
）のｎ型ＩｎＰ基板′が形成され、活性１ｍ７は凹部内
に完全に埋め込まれる。
ャリア濃度が５ｘｌＱ”（ｃｍ−” ）のｎ型ＩｎＰク
ラッド層６を厚さ１．５〔μｍ〕、アンドープのＩｎＧ
ａＡｓＰ活性Ｉ−７を厚さ０．２Ｃμｍ）、キャリア濃
度が０．５〜ｌＸｌ０−１’ （Ｃｍ ” ）のｐ型Ｉ
ｎＰクラッド層８を一番厚いところでの厚さ２〔μｍ〕
、キャリア濃度が２ｘ １０’ ＠（ｃｍ−” ）のｐ
型■ｎＧａＡｓＰコンタクト層９を厚さ１〔μｍ〕とな
るように１暇次形成する。尚、ｎ型ＩｎＰクラッド層６
を成長する際、ｐ型ＩｎＰ基板上にも厚さ０．５（μｍ
）のｎ型ＩｎＰ基板′が形成され、活性１ｍ７は凹部内
に完全に埋め込まれる。
に）コンタクト層９にＣＶＤ法またはスパッタリング法
を適用してその表面に５ｉｌ１層を形成し、Ｓｉｎ、層
のバターニングを行ない拡散領域形成用の窓を形成する
。
を適用してその表面に５ｉｌ１層を形成し、Ｓｉｎ、層
のバターニングを行ない拡散領域形成用の窓を形成する
。
この場合のエツチング液はＨＦとＮＨ，Ｆの混合液を使
用する。拡散法を適用し、拡散領域形成用の窓を介して
亜鉛（Ｚｎ）を拡散し、幅が３０〔μｍ〕迫七充り刑Ｉ
ｎＰ層５に運するｐ型拡散領域１０を４− 形成する。この時のキャリア濃度は２Ｘ １０’ ”
（ｃｍ−１）である。この後、拡散領域形成用のマスク
として使用したＳｔＯ，層をＨＦとＮｉ（、Ｆの混合液
中に浸漬して除去する。
用する。拡散法を適用し、拡散領域形成用の窓を介して
亜鉛（Ｚｎ）を拡散し、幅が３０〔μｍ〕迫七充り刑Ｉ
ｎＰ層５に運するｐ型拡散領域１０を４− 形成する。この時のキャリア濃度は２Ｘ １０’ ”
（ｃｍ−１）である。この後、拡散領域形成用のマスク
として使用したＳｔＯ，層をＨＦとＮｉ（、Ｆの混合液
中に浸漬して除去する。
（４） コンタクト層９に蒸着法を適用してその表面に
金（人Ｕ）層を厚さ約３〔μｍ〕形成し、Ａｕ層のバタ
ーニングを行ない高抵抗領域形成用の窓を形成する。こ
の場合のエツチング液はシアン（）ｉｃＮ）液を使用す
る。高抵抗領域形成用の窓を介してプロトンを打ち込み
幅が２０〔μｍ〕、深さがｐ型ＩｎＰ層５に達する高抵
抗領域１１．１１’を形成する。高抵抗領域１１は半導
体レーザとサイリスタ素子とを電気的に分離するもので
、半導体レーザとサイリスタ素子間に形成され、また高
抵抗領域１１′はｐ型拡散領域１０に隣接して形成され
る。しかる後、高抵抗領域形成用のマスクとして使用１
〜たＡｕ層をＨＣＮ液中に浸漬して除去する。
金（人Ｕ）層を厚さ約３〔μｍ〕形成し、Ａｕ層のバタ
ーニングを行ない高抵抗領域形成用の窓を形成する。こ
の場合のエツチング液はシアン（）ｉｃＮ）液を使用す
る。高抵抗領域形成用の窓を介してプロトンを打ち込み
幅が２０〔μｍ〕、深さがｐ型ＩｎＰ層５に達する高抵
抗領域１１．１１’を形成する。高抵抗領域１１は半導
体レーザとサイリスタ素子とを電気的に分離するもので
、半導体レーザとサイリスタ素子間に形成され、また高
抵抗領域１１′はｐ型拡散領域１０に隣接して形成され
る。しかる後、高抵抗領域形成用のマスクとして使用１
〜たＡｕ層をＨＣＮ液中に浸漬して除去する。
（へ）蒸着法を適用してコンタクト層９表面にチタｙ（
ＴＩ）／白金（Ｐ４ｔ）／金（Ａｕ）からなる厚さ２０
００α〕の層を形成し、Ｐ型拡散領域１０と高抵抗領域
１１′との境界に当たる領俄のＴｉ／Ｐｔ／Ａｕ ｉ曽
を退択的に除去し、ｐ８１１１寛極１２とゲート電極１
２′とを形成する。この場合のエツチングは１−Ｉ Ｃ
・職、スパッタによるエツチング又は■（Ｆ液を使用す
る。
ＴＩ）／白金（Ｐ４ｔ）／金（Ａｕ）からなる厚さ２０
００α〕の層を形成し、Ｐ型拡散領域１０と高抵抗領域
１１′との境界に当たる領俄のＴｉ／Ｐｔ／Ａｕ ｉ曽
を退択的に除去し、ｐ８１１１寛極１２とゲート電極１
２′とを形成する。この場合のエツチングは１−Ｉ Ｃ
・職、スパッタによるエツチング又は■（Ｆ液を使用す
る。
（）） ｎ ｍＩ ｎ Ｐ基板４裏面を研磨して全体
の厚さを１００〔μｍ〕にしだ後）蒸着法を適用してｎ
型ＩｎＰ基板４裏面に金ゲルマニウム（ＡｕＧｅ）／＝
＝ッケル（Ｎ ｉ ）から成るｎ側電極１３を２０００
（Ａ）の厚さに形成する。
の厚さを１００〔μｍ〕にしだ後）蒸着法を適用してｎ
型ＩｎＰ基板４裏面に金ゲルマニウム（ＡｕＧｅ）／＝
＝ッケル（Ｎ ｉ ）から成るｎ側電極１３を２０００
（Ａ）の厚さに形成する。
次に、上記製造方法で作成された半導体レーザとサイリ
スタ素子とから成る半導体発光装置の動作について説明
する。第３図は第２図の構造を有する半導体発光装置に
於ける等価回路図である。
スタ素子とから成る半導体発光装置の動作について説明
する。第３図は第２図の構造を有する半導体発光装置に
於ける等価回路図である。
同図に於いて、１４はゲートを示す。
ここでサイリスタ索子Ｂはゲート１４に５（ｍＡ）の電
流が印加されると動作するように設定されている。まだ
半導体レーザＡでは動作電圧が通＠ ｉ、ａ（Ｖ）に同
定されている。抵抗Ｒとして６０〔Ω〕を付ける。ゲー
ト電極１２′の順方向立上り電圧が内は１．３■なので
この抵抗を通して流れる電流は胎外に流れる電流は無視
できる。しかしながら、サージ電圧１．６（Ｖ）以上の
電圧が半導体レーザＡに印加されると、ゲート１４に電
流として５（ＩｎＡ）以上の電流が流れる。そのだめ、
半導体レーザＡに１．６（Ｖ）以上の電圧がかかるとた
ちまちサイリスタ索子Ｂが動作して電流のすべてがサイ
リスタ素子に流れるため、半導体レーザＡはサージ電圧
から保護される。第４図は半導体レーザとサイリスタ素
子のそれぞれに於ける電圧（至）と電流（Ｉ）との関係
を示した線図である。同図に於いて、破線はサイリスタ
素子のＶ−Ｉ関係を実線は半導体レーザのＶ−Ｉ関係を
それぞれ示している。
流が印加されると動作するように設定されている。まだ
半導体レーザＡでは動作電圧が通＠ ｉ、ａ（Ｖ）に同
定されている。抵抗Ｒとして６０〔Ω〕を付ける。ゲー
ト電極１２′の順方向立上り電圧が内は１．３■なので
この抵抗を通して流れる電流は胎外に流れる電流は無視
できる。しかしながら、サージ電圧１．６（Ｖ）以上の
電圧が半導体レーザＡに印加されると、ゲート１４に電
流として５（ＩｎＡ）以上の電流が流れる。そのだめ、
半導体レーザＡに１．６（Ｖ）以上の電圧がかかるとた
ちまちサイリスタ索子Ｂが動作して電流のすべてがサイ
リスタ素子に流れるため、半導体レーザＡはサージ電圧
から保護される。第４図は半導体レーザとサイリスタ素
子のそれぞれに於ける電圧（至）と電流（Ｉ）との関係
を示した線図である。同図に於いて、破線はサイリスタ
素子のＶ−Ｉ関係を実線は半導体レーザのＶ−Ｉ関係を
それぞれ示している。
第４図からもわかるようにサイリスタ素子は電圧μ■が
７８点に到達する迄はほとんど０に近く、ＶＢを越える
と急激に電圧■が矢印ａの方向に下がバ太電流が流れる
。この■８の電圧はサイリスタ素子ＢのｎｌｌＩｎＰ層
６′のキャリア濃度と７− 厚さを制御することで設定できる。一方、通常の動作点
すで動作している半導体レーザにサージ電圧が加わると
サイリスタ素子が動作しＶ 点、＞＃ 、／へ移り矢印
Ｃ方向へ動作点ｂ′が移動しザイリスに 夕素子が大半の電流が流れる。
７８点に到達する迄はほとんど０に近く、ＶＢを越える
と急激に電圧■が矢印ａの方向に下がバ太電流が流れる
。この■８の電圧はサイリスタ素子ＢのｎｌｌＩｎＰ層
６′のキャリア濃度と７− 厚さを制御することで設定できる。一方、通常の動作点
すで動作している半導体レーザにサージ電圧が加わると
サイリスタ素子が動作しＶ 点、＞＃ 、／へ移り矢印
Ｃ方向へ動作点ｂ′が移動しザイリスに 夕素子が大半の電流が流れる。
この工うに本実施例によれば、サージ電圧が加わると、
サイリスタ素子が動作し、サージ電圧による半導体レー
ザの劣化を防止することができる。
サイリスタ素子が動作し、サージ電圧による半導体レー
ザの劣化を防止することができる。
（７）発明の効果
本発明によれば、サージ電圧保賎機能を半導体レーザ自
ら備えた半導体装置を得ることができる為、サージ電圧
による半導体レーザの劣化を防止することができる。
ら備えた半導体装置を得ることができる為、サージ電圧
による半導体レーザの劣化を防止することができる。
第１図は従来の半導体装置の模式回路図、第２図は本発
明の一実施例に於けるサージ電圧保護対策機能を備えた
半導体レーザの女部断面図、第３図は第２図の構造をＭ
する半導体装置に於ける等価回路図、第４図は半導体レ
ーザとサイリスタ素子のそれぞれに於ける電圧と電流と
の関係を示し８− した線図である。 ４・・・・・・ｎ１ＩｎＰ基板、 ５・・・・・
・ｐ型ＩｎＰ層６・・・・・・ｎ型ＩｎＰクラッド層
６′・・・ｎ型ＩｎＰ層７・・・・・・ＩｎＧａＡｓＰ
活性層 ８・・・・・・ｐ型ＩｎＰり２ラド層１０
・・・・・・ｐ型拡散領域 １１，１１’・・・・・
・高抵抗領域１２・・・・・・Ｐ側電極 １２
′・・・・・・ゲート電極１３・・・・・・ｎ側電極 第 ｌ （￥ｌ 弔 Ｚ 図 ￥！Ｊ ３ 図 （ト） 第 ４ 図 −４２８＝
明の一実施例に於けるサージ電圧保護対策機能を備えた
半導体レーザの女部断面図、第３図は第２図の構造をＭ
する半導体装置に於ける等価回路図、第４図は半導体レ
ーザとサイリスタ素子のそれぞれに於ける電圧と電流と
の関係を示し８− した線図である。 ４・・・・・・ｎ１ＩｎＰ基板、 ５・・・・・
・ｐ型ＩｎＰ層６・・・・・・ｎ型ＩｎＰクラッド層
６′・・・ｎ型ＩｎＰ層７・・・・・・ＩｎＧａＡｓＰ
活性層 ８・・・・・・ｐ型ＩｎＰり２ラド層１０
・・・・・・ｐ型拡散領域 １１，１１’・・・・・
・高抵抗領域１２・・・・・・Ｐ側電極 １２
′・・・・・・ゲート電極１３・・・・・・ｎ側電極 第 ｌ （￥ｌ 弔 Ｚ 図 ￥！Ｊ ３ 図 （ト） 第 ４ 図 −４２８＝
Claims (1)
- 半導体レーザ素子が形成された半導体基体に、該半導体
レーザ素子と並列接続されるサイリスタ素子が形成され
てなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12917682A JPS5919389A (ja) | 1982-07-24 | 1982-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12917682A JPS5919389A (ja) | 1982-07-24 | 1982-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919389A true JPS5919389A (ja) | 1984-01-31 |
Family
ID=15003018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12917682A Pending JPS5919389A (ja) | 1982-07-24 | 1982-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919389A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175365U (ja) * | 1986-04-23 | 1987-11-07 | ||
| WO2005055379A1 (de) * | 2003-11-28 | 2005-06-16 | Osram Opto Semiconductors Gmbh | Lichtemittierendes halbleiterbauelement mit einer schutzdiode |
| CN100459329C (zh) * | 2003-11-28 | 2009-02-04 | 奥斯兰姆奥普托半导体有限责任公司 | 带有保护二极管的发光半导体器件 |
| US7824941B2 (en) | 2002-10-30 | 2010-11-02 | Osram Opto Semiconductors Gmbh | Method for producing an LED light source comprising a luminescence conversion element |
| WO2018052013A1 (ja) * | 2016-09-13 | 2018-03-22 | 日本電信電話株式会社 | 半導体光変調素子 |
-
1982
- 1982-07-24 JP JP12917682A patent/JPS5919389A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175365U (ja) * | 1986-04-23 | 1987-11-07 | ||
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| WO2005055379A1 (de) * | 2003-11-28 | 2005-06-16 | Osram Opto Semiconductors Gmbh | Lichtemittierendes halbleiterbauelement mit einer schutzdiode |
| CN100459329C (zh) * | 2003-11-28 | 2009-02-04 | 奥斯兰姆奥普托半导体有限责任公司 | 带有保护二极管的发光半导体器件 |
| US7693201B2 (en) | 2003-11-28 | 2010-04-06 | Osram Opto Semiconductors Gmbh | Light-emitting semiconductor component comprising a protective diode |
| WO2018052013A1 (ja) * | 2016-09-13 | 2018-03-22 | 日本電信電話株式会社 | 半導体光変調素子 |
| JPWO2018052013A1 (ja) * | 2016-09-13 | 2019-02-14 | 日本電信電話株式会社 | 半導体光変調素子 |
| US11126058B1 (en) | 2016-09-13 | 2021-09-21 | Nippon Telegraph And Telephone Corporation | Semiconductor optical modulation element |
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