JPS59188942A - Ic with high withstand voltage - Google Patents

Ic with high withstand voltage

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Publication number
JPS59188942A
JPS59188942A JP6320183A JP6320183A JPS59188942A JP S59188942 A JPS59188942 A JP S59188942A JP 6320183 A JP6320183 A JP 6320183A JP 6320183 A JP6320183 A JP 6320183A JP S59188942 A JPS59188942 A JP S59188942A
Authority
JP
Japan
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logic circuit
film
layer
high voltage
conductive layer
Prior art date
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Pending
Application number
JP6320183A
Other languages
Japanese (ja)
Inventor
Hiroo Wakaumi
若海 弘夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS59188942A publication Critical patent/JPS59188942A/en
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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE:To obtain an IC free from no erroneous operation in logic circuit by a method wherein a region between a high voltage circuit and a logic circuit as well as another region over the logic circuit are covered with another logic circuit and a signal line as well as the second conductive layer different from a conductive layer utilized for a bus bar through the intermediary of an insulating film exceeding 1mum thick providing this layer with ground potential for high frequency signal. CONSTITUTION:A P<+> type diffusion layer 20 comprising a high voltage circuit and an N<+> type source diffusion region 22 comprising a logic circuit are adjacently formed on the surface layer of a P type substrate 21 while overall surface is covered with an SiO2 film 23 wherein an opening is made and the film 23 is coated with the first Al wiring layer 16 abutting against the adjacent part and extending over the film 23. Said layer 16 is coated with a PSG film 23' exceeding 1mum thick on which the second Al wiring layer 17 is provided to be covered with an SiO2 film 23''. Later contact openings 31 and 32 are respectively made on the exosed part of said film 23' and the film 23'' to provide the wiring layer with ground potential for high frequency signal.

Description

【発明の詳細な説明】 本発明は、高電圧回路と制御用の論理回路を同一チップ
に内蔵した高耐圧ICの構造に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to the structure of a high-voltage IC in which a high-voltage circuit and a control logic circuit are built into the same chip.

ドツトマトリックス型のPDP%EL、螢光表示管等の
ような表示デバイスでは、100V以上の高電圧パルス
をドツトを構成するマトリックス状の多数の電極線に供
給することKよって表示カー行なわれる。このためた、
駆動電極数に対応した数の駆動用高電圧スイッチング回
路が必要である。大型パネルでは、これら電極数が非常
に多くなるため、コストの面で複数の高電圧スイッチン
グ回路をIC化したものを用いるのが好ましい。近年、
MO8構造を用いた高耐圧ICの技術が進歩し、16回
路あるいは32回路程度の高電圧MOSスイッチングト
ランジスタと制御用の論理回路を1チツプに内蔵したI
Cが開発されるようになった。
In display devices such as dot matrix type PDPs, fluorescent display tubes, etc., display is performed by supplying high voltage pulses of 100 V or more to a large number of electrode lines in a matrix forming a dot. I saved up this,
A number of driving high voltage switching circuits corresponding to the number of driving electrodes are required. In a large panel, the number of these electrodes becomes very large, so it is preferable to use a plurality of high voltage switching circuits integrated into ICs in terms of cost. recent years,
The technology of high-voltage ICs using the MO8 structure has progressed, and ICs with 16 or 32 circuits of high-voltage MOS switching transistors and control logic circuits built into a single chip have advanced.
C was developed.

これらのICでは、数百■のパルスを供給する高電圧ト
ランジスタと5V程度のパルス信号を扱う論理回路との
間の静電結合による論理回路の誤動作を避けるために、
高周波信号をシールドする為の電極層が設けられている
。この電極層は、ICのバス線を構成する低抵抗の導電
層と同じ金属層で構成され、しかも論理回路上をおおう
ことなく、高耐圧トランジスタと論理回路プルツクの間
の領域のみを埋める忙すぎない。しかも、高耐圧トラン
ジスタと論理回路とを結ぶ信号線上もシールド用の電極
層でおおわれていない。このため、高電圧のスイッチン
グトランジスタと論理回路間の靜電結合を極力小さくす
るためには、このシールド用の電極層の面積を充分床(
とらねばならなかった。即ち、高電圧スイッチングトラ
ンジスタのドレイン出力端子と論理回路の種々の信号端
子間の結合容量を小さくするためには、これら端子間の
距離を大きくとり、高電圧のトランジスタと論理回路の
間を埋めた金属層に高電圧出力端子から延びる電気力線
をより多く吸収させる必要があった。
In these ICs, in order to avoid malfunction of the logic circuit due to capacitive coupling between the high voltage transistor that supplies several hundred pulses and the logic circuit that handles pulse signals of about 5V,
An electrode layer is provided to shield high frequency signals. This electrode layer is made of the same metal layer as the low-resistance conductive layer that makes up the IC bus line, and it does not cover the logic circuit, but fills only the area between the high-voltage transistor and the logic circuit pull. do not have. Furthermore, the signal line connecting the high voltage transistor and the logic circuit is not covered with a shielding electrode layer. Therefore, in order to minimize electrostatic coupling between high-voltage switching transistors and logic circuits, the area of the shielding electrode layer must be set to a sufficient area (
I had to take it. In other words, in order to reduce the coupling capacitance between the drain output terminal of the high voltage switching transistor and various signal terminals of the logic circuit, the distance between these terminals is increased and the space between the high voltage transistor and the logic circuit is filled. It was necessary to make the metal layer absorb more of the electric lines of force extending from the high voltage output terminal.

この端子間の距離は、高電圧スイッチングトランジスタ
が扱うパルス振幅及びパルスの遷移時間に依存し、パル
ス振幅が大きい程またパルスの遷移時間が短い程、論理
回路の誤動作を避けるために太き(なる。これは、IC
のチップを益々大きくせねばならないことに対応し、チ
ップ内に入れられる回路数にも制約を与えるようになる
The distance between these terminals depends on the pulse amplitude and pulse transition time handled by the high-voltage switching transistor. .This is an IC
In response to the need for larger and larger chips, restrictions are being placed on the number of circuits that can be included within a chip.

第1図に、従来の高耐圧ICのチップ構成図を示す。外
部制御信号が入力される/くラド部及び/<ラドから論
理回路へ信号を送るための信号線部14、論理回路13
の領域、高耐圧MO8)ランジスタ(12a112b、
12c、12d、12g、12f)の領域及び各高耐圧
トランジスタと論理回路13間を結ぶ信号線(15a、
15b、15c、15d、15e、15f )の領域を
除いたチップll内k、前述したシールド用の金属層1
6が設げられている。従来の高耐圧ICでは、このシー
ルド用金属層16は高耐圧トランジスタや論理回路の信
号線やバス線に用いるAI!等の導電層と同一工程で製
造されたものであった。
FIG. 1 shows a chip configuration diagram of a conventional high voltage IC. A signal line section 14 and a logic circuit 13 for sending signals from the /<RAD to the logic circuit and the /<RAD section into which external control signals are input.
area, high voltage MO8) transistor (12a112b,
12c, 12d, 12g, 12f) and signal lines (15a, 12f) connecting each high voltage transistor and the logic circuit 13.
15b, 15c, 15d, 15e, 15f) inside the chip 11k excluding the regions 15b, 15c, 15d, 15e, 15f), the above-mentioned shielding metal layer 1
6 is provided. In conventional high-voltage ICs, this shielding metal layer 16 is used for high-voltage transistors, logic circuit signal lines, and bus lines. It was manufactured in the same process as the conductive layer.

このため、このような導電層によりシールドされる領域
は1.高耐圧トランジスタと論理回路との間の領域のみ
である。従って、論理回路部に対するシールド効果は弱
く、ICの取り扱うパルスが高電圧であればある程、高
耐圧トランジスタと論理回路との間の距離lを充分大き
くする必要があり、チップ面積の増大につながった。ま
た、lを小さくすれば、シールドが不完全な状態となり
、高耐圧トランジスタの出力端子から出る高電圧パルス
のパルス誘導を論理回路の各種信号線が受け、論理回路
が誤動作を起こすことになる。これは、ICの信頼性を
低下させるばかりでなく、高耐圧トランジスタの破壊を
も生じることになり、実用上問題となる。
Therefore, the area shielded by such a conductive layer is 1. This is only the area between the high voltage transistor and the logic circuit. Therefore, the shielding effect on the logic circuit section is weak, and the higher the voltage of the pulse handled by the IC, the longer the distance l between the high voltage transistor and the logic circuit must be made sufficiently large, which leads to an increase in the chip area. Ta. Furthermore, if l is made small, the shielding becomes incomplete, and various signal lines of the logic circuit receive pulse induction of high voltage pulses from the output terminal of the high voltage transistor, causing the logic circuit to malfunction. This not only reduces the reliability of the IC, but also causes destruction of the high voltage transistor, which poses a practical problem.

本発明の目的は、上述した従来の欠点を除去しの領域及
び論理回路部全体の領域を、バス線や信号線に用いる導
電層とは別工程で作られ、1μm以上の絶縁膜上に形成
される第2層目の導電層でおおい、高周波信号に対する
シールド用電極層とすることにより、論理回路の誤動作
がなく、高密度な高耐圧I’Cを得ることができる。
It is an object of the present invention to eliminate the above-mentioned conventional drawbacks, and to form the region and the entire logic circuit area on an insulating film with a thickness of 1 μm or more, which is made in a separate process from the conductive layer used for bus lines and signal lines. By covering the second conductive layer with a second conductive layer and using it as a shielding electrode layer for high frequency signals, it is possible to obtain a high-density, high-voltage I'C without malfunction of the logic circuit.

以下、図面を用いながら本発明の詳細な説明する。Hereinafter, the present invention will be explained in detail using the drawings.

第2図は、本発明になる高耐圧ICの構成の一実施例を
平面図で示したものである。尚、第1図と同一番号、記
号は、同一構成要素を表わす。また、第3図(a)、(
i)は、上記本発明になる高耐圧ICの一部をSi基基
板上上実現した断面構造図で示したものである。本発明
の一実施例では、バス線や信号線に用いている導電層と
は異なる工程で製造された第2層目導電層17を1μm
以上の絶縁膜上に設け、複数の高耐圧トランジスタ(1
28〜12f)と論理回路130間の領域及び論理回路
部の上部全面に設けたことに特徴がある。本発明を実施
するに当っては、バイポーラ、 MOS 、 ECL 
、 GaAs等どのようなIC構造であってもよいが、
以下では便宜上MO8構造を用いた構成を前提にして神
明を行なう。複数の横型高耐圧MO8)ランジスタ(1
2a〜12f)は、そのドレインがソース領域で囲まれ
たリング状の形状をしている。高電圧信号は通常そのド
レイン端子から取り出される。このようなMOS)ラン
ジスタは普通パッケージのリード端子に容易にボンディ
ング配線できるようにチップの周囲に配置される。従っ
て、かかる高耐圧MO8)ランジスタ(12a〜12f
)のゲートへ制御信号を供給するための低電圧論理回路
13を、複数の高耐圧MO8)ランジスタの占める領域
の間に配置するのが、面積効率の点で好ましい。しかし
このことは本発明を何ら限定するものではない。
FIG. 2 is a plan view showing an embodiment of the configuration of a high voltage IC according to the present invention. Note that the same numbers and symbols as in FIG. 1 represent the same components. Also, Fig. 3(a), (
i) is a cross-sectional structural diagram showing a part of the high voltage IC according to the present invention realized on a Si-based substrate. In one embodiment of the present invention, the second conductive layer 17, which is manufactured in a different process from the conductive layers used for bus lines and signal lines, has a thickness of 1 μm.
A plurality of high voltage transistors (1
28 to 12f) and the logic circuit 130 and the entire upper surface of the logic circuit section. In implementing the present invention, bipolar, MOS, ECL
, GaAs, etc., any IC structure may be used.
For the sake of convenience, the explanation will be given below assuming a configuration using the MO8 structure. Multiple horizontal high voltage MO8) transistors (1
2a to 12f) have a ring shape in which the drain is surrounded by the source region. A high voltage signal is typically taken out from its drain terminal. Such MOS transistors are usually arranged around the chip so that they can be easily bonded to lead terminals of a package. Therefore, such high voltage MO8) transistors (12a to 12f)
It is preferable in terms of area efficiency to arrange the low voltage logic circuit 13 for supplying a control signal to the gate of the transistor 8) between the regions occupied by the plurality of high voltage MO transistors. However, this does not limit the invention in any way.

第2図では、論理回路13をチップ11の上部建配置し
た高耐圧MOSトランジスタ列(12a・12b・12
C)とチップ11の下部に配置した高耐圧MO8トラン
ジスタ列(12d−12e−12f)  との間に横並
びに配置した例を挙げた。高耐圧MO8)ランジスタ(
12a=12 f )の各ゲート制御信号は、論理回路
13内に設けられた対応するバッファ回路から15a〜
15fの信号線を介して、各高耐圧MO8)ランジスタ
へ送られる。また、論理回路13を動作させるのに必要
な制御信号は、電極パッド部14から入力され、信号線
部14を通って論理回路13へ送られる。このような配
置で構成されたチップの論理回路上部全面、高耐圧MO
8)ランジスタ(12a−12f)と論理回路との間の
領域及びバンド部と高耐圧MO8)ランジスタの間の領
域を、金属層17でおおう。第2図では、高周波信号に
対するシールド効果をより高めるために、金属層17を
高耐圧トランジスタ12a〜12fの一部に重ねている
。この金属層17は、第3図(a) 、  (b) I
c示したような構造忙して形成することができる。今、
便宜上P形Si半導体基板上に作られるICであるとし
て説明する。まず、P形基板21上尾形成した熱酸化膜
を開孔したフィールド領域にPの高濃度領域20がポロ
ンの熱拡散により形成される。
In FIG. 2, the logic circuit 13 is arranged on top of the chip 11 in a row of high voltage MOS transistors (12a, 12b, 12).
An example is given in which they are arranged side by side between C) and a row of high voltage MO8 transistors (12d-12e-12f) arranged at the bottom of the chip 11. High voltage MO8) transistor (
Each gate control signal (12a=12f) is transmitted from a corresponding buffer circuit provided in the logic circuit 13 to 15a to 15a.
The signal is sent to each high-voltage MO8) transistor via the 15f signal line. Further, control signals necessary for operating the logic circuit 13 are inputted from the electrode pad section 14 and sent to the logic circuit 13 through the signal line section 14. The entire upper surface of the logic circuit of the chip configured in this way, high voltage MO
8) Cover the region between the transistors (12a-12f) and the logic circuit and the region between the band portion and the high voltage MO8) transistor with a metal layer 17. In FIG. 2, a metal layer 17 is overlapped with a portion of the high voltage transistors 12a to 12f in order to further enhance the shielding effect against high frequency signals. This metal layer 17 is shown in FIGS. 3(a) and 3(b) I
A structure like the one shown can be easily formed. now,
For convenience, the description will be made assuming that the IC is fabricated on a P-type Si semiconductor substrate. First, a high concentration region 20 of P is formed by thermal diffusion of poron in a field region in which a thermal oxide film formed on the top of the P type substrate 21 is opened.

そして、論理回路を構成するトランジスタあるいは、高
耐圧MO8)ランジスタのソース部となるn+導電層2
2がP形半導体基板21上の熱酸化膜の一部を開孔した
領域に形成される。この導電層22は、通常リン(P)
等の不純物を基板21上面から熱拡散もしくは、イオン
注入することによってドレイン領域と共に形成される。
Then, the n+ conductive layer 2 becomes the source part of a transistor constituting a logic circuit or a high voltage MO8) transistor.
2 is formed in a region where a part of the thermal oxide film on the P-type semiconductor substrate 21 is opened. This conductive layer 22 is usually made of phosphorus (P).
It is formed together with the drain region by thermally diffusing or ion-implanting impurities such as from the upper surface of the substrate 21.

次に、MOB )ランジスタのチャネル領域を形成する
ための所要の工程を経てトランジスタのゲート電極とな
る多結晶Siを形成し、5000〜6000人(7) 
CVD 8 iozの絶縁膜を付着させた後、所望のコ
ンタクト穴を開孔して、AI!の導電層16を蒸着形成
してパターンニングする。従って、AI!の導電層16
下には数千A程度の熱酸化膜と5000〜6000人の
CVD 8i02膜を合わせたSiO□膜23膜形3さ
れる。次姥、リンガラス膜2iを1〜2μm付着させパ
ターンニングする。そして、AI!16の内ソース電極
となる面に電気的接触をとる為の領域30を開孔して第
2層目のAI!膜1膜製7着、パターンニングする。
Next, 5,000 to 6,000 people (7) formed polycrystalline Si, which will become the gate electrode of the transistor, through the necessary steps to form the channel region of the MOB) transistor.
After depositing the CVD 8 Ioz insulating film, the desired contact holes are drilled and the AI! A conductive layer 16 is deposited and patterned. Therefore, AI! conductive layer 16
Below is a SiO□ film 23 film type 3, which is a combination of a thermal oxide film of several thousand amps and a CVD 8i02 film of 5,000 to 6,000 amps. Next, a 1-2 μm thick phosphor glass film 2i is deposited and patterned. And AI! 16, a region 30 for making electrical contact is opened on the surface that will become the source electrode, and the second layer of AI! 7 pieces made of 1 film, patterned.

さらk、保護膜としての5in2膜23″をCVD法に
より蒸着形成し、電極取り出し用のスルーホール30を
開孔する。このような工程で製造されたICでは、第3
図(a)に示した構造の素子ができる。
Further, a 5in2 film 23'' as a protective film is deposited by CVD, and a through hole 30 for taking out the electrode is opened.In an IC manufactured by such a process, the third
An element having the structure shown in Figure (a) is produced.

この構造では、第1層目金属層AI!のソース電極16
あるいは第2層目金属層AI!17のいずれかを高周波
信号に対する接地電位とすることによって、第2図に示
した17の領域全面が高電圧スイッチングパルス発生系
からシールドされる。また、第1層目のAI!膜16を
形成し、その上1c1〜2μm程度のリンガラス膜23
′を付着した後、ソース電極16のAI!面に第2層目
のAJ膜を接触させないよう姥コンタクト六31のみを
開孔し、第2層目の導電層16を蒸着パターンニングす
ると、第3図(b)の構造のICが得られる。この場合
、第2層目のAI!I!に保護膜として付着した数千A
程度のCVD5iO1!膜23”Ic開ける電極取り出
し用のスルーホールは、既にソース電極16のAJ画面
上リンガラス膜23′を開孔した領域31と新たな第2
層目Af膜17上の領域32との2ケ所に開孔される。
In this structure, the first metal layer AI! source electrode 16 of
Or the second metal layer AI! By setting any one of 17 to the ground potential for high frequency signals, the entire area of 17 shown in FIG. 2 is shielded from the high voltage switching pulse generation system. Also, the first layer of AI! A film 16 is formed, and a phosphorus glass film 23 of about 1 to 2 μm is formed thereon.
' of the source electrode 16, the AI! of the source electrode 16 is deposited. By opening only the back contact 631 so that the second layer AJ film does not come into contact with the surface and patterning the second layer conductive layer 16 by vapor deposition, an IC having the structure shown in FIG. 3(b) is obtained. . In this case, the second layer AI! I! Thousands of amps attached as a protective film to
About CVD5iO1! The through hole for taking out the electrode that is opened in the film 23''Ic is located between the area 31 where the phosphor glass film 23' has already been opened on the AJ screen of the source electrode 16 and the new second hole.
Holes are formed at two locations, one in the region 32 on the second layer Af film 17.

そして、夫々ボンディング配線により外部に電極が取り
出され、チップ外部で同じ高周波信号に対する接地電位
に設定される。このような構造でも、得られるシールド
効果は、第3図(a)の構造の場合と同じである。尚、
リンガラス膜23′の膜厚としては数μmの厚さにする
ことも可能である。このようにリンガラス膜23′の膜
厚を厚くすれば、論理回路内の各種信号端子からシール
ド用電極17をみた負荷容量は、第1層目AJ電極を信
号線とする端子の基板九対する容量に比べ半分以下にす
ることができ、論理回路の大きな特性劣化を生じない。
Then, electrodes are taken out to the outside through bonding wiring, and set to a ground potential for the same high-frequency signal outside the chip. Even with such a structure, the shielding effect obtained is the same as that of the structure shown in FIG. 3(a). still,
The thickness of the phosphor glass film 23' can be several μm. If the film thickness of the ring glass film 23' is increased in this way, the load capacitance seen from the various signal terminals in the logic circuit to the shielding electrode 17 will be equal to 9 times the substrate of the terminal whose signal line is the AJ electrode of the first layer. The capacitance can be reduced to less than half, and no major characteristic deterioration of the logic circuit occurs.

第3図(a)の場合にもリンガラス膜23′の膜厚を数
μmにすることが可能である。
Also in the case of FIG. 3(a), it is possible to make the thickness of the phosphor glass film 23' several μm.

従って、第3図(b)の構造の場合と同じ効果が得られ
る。尚、保護膜23″もCVD SiO□である必要は
なく、リンガラスで溝相してもさしつかえない。
Therefore, the same effect as in the case of the structure shown in FIG. 3(b) can be obtained. It should be noted that the protective film 23'' does not need to be made of CVD SiO□, and may be made of phosphorus glass as a groove phase.

以上のようにして形成されたシールド電極17は、高耐
圧MOSスイッチングトランジスタ12a〜12fから
及ぶ高電界の電気力線を吸収するから、論理回路の誤動
作は全く生じない。高耐圧スイッ   ゛チングトラン
ジスタが扱うパルス振幅の大きさにも依存しないので、
高耐圧MO8)ランジスタ12a〜12fと論理回路1
3との間の間隔l′を充分d・さくすることができる。
Since the shield electrode 17 formed as described above absorbs the lines of electric force of the high electric field extending from the high voltage MOS switching transistors 12a to 12f, no malfunction of the logic circuit occurs. Since it does not depend on the magnitude of the pulse amplitude handled by the high voltage switching transistor,
High voltage MO8) transistors 12a to 12f and logic circuit 1
3 can be made sufficiently small by d.

従って、IC化に非常に有利であり、高密度な高耐圧I
Cを得ることができる。即ち、高電圧のスイッチングパ
ルス振幅が大きくなろうと、l′は一定であるから従来
の如きチップ内に入る回路数の低減という問題もない。
Therefore, it is very advantageous for IC implementation, and has high density and high voltage resistance.
C can be obtained. That is, even if the amplitude of the high-voltage switching pulse becomes large, l' remains constant, so there is no problem of reducing the number of circuits included in the chip as in the prior art.

尚、高耐圧MO8)ランジスタ12a、12fとパッド
部14間には、シールド用金属層17をはわずことがで
きるが、パッド部のみは金属層17で覆うことができな
いので、この間隔はl′よりも大きくとる必要がある。
Note that the shielding metal layer 17 can be provided between the high voltage MO8) transistors 12a and 12f and the pad portion 14, but since it is not possible to cover only the pad portion with the metal layer 17, this interval is l. ’ must be larger than ’.

しかし、パッド部から論理回路部13へ延びる信号線は
シールド用金属層で覆われるので、従来の構成よりもシ
ールド効果は大きく、高耐圧MO8)ランジスタとパッ
ド部間の間隔を小さくすることが可能である。また、シ
ールド用電極17としては、AJに限定されず、P’t
+Au −W* Moあるいはそのシリサイド化したも
の等どのような金属層であってもよい。要は、低抵抗の
金属層で構成すればよいのである。さらに、酸化膜23
′としては、リンガラス膜に限定されず、ポリイミドや
他の酸化膜であってもよい。好ましくは、比誘電率の小
さい絶縁膜で構成するのがよい。更に、シールド用電極
171Cは接地電位でなく、電源電位を与えても同じ効
果が得られる。
However, since the signal line extending from the pad section to the logic circuit section 13 is covered with a shielding metal layer, the shielding effect is greater than in the conventional configuration, and the distance between the high voltage MO8) transistor and the pad section can be reduced. It is. In addition, the shielding electrode 17 is not limited to AJ, but P't
+Au-W* Any metal layer such as Mo or a silicided version thereof may be used. In short, it is sufficient to use a low-resistance metal layer. Furthermore, the oxide film 23
' is not limited to a phosphorus glass film, but may be a polyimide or other oxide film. Preferably, it is made of an insulating film with a low dielectric constant. Furthermore, the same effect can be obtained even if the shielding electrode 171C is supplied with a power supply potential instead of the ground potential.

第4図は、本発明になる高耐圧ICの他の一実施例の構
成を平面図で示したものである。本実施例において、第
1〜3図と同一番号、記号は、同一構成要素を表わす。
FIG. 4 is a plan view showing the structure of another embodiment of the high voltage IC according to the present invention. In this embodiment, the same numbers and symbols as in FIGS. 1 to 3 represent the same components.

第4図では、第1層目Af膜を高耐圧トランジスタ、論
理回路、パッド部及び信号線部を除く領域へ被着させ、
その上ICC第2目目AJ膜7を論理回路部、信号線部
及び高耐圧トランジスタと論理回路13の間の領域に付
着させたものである。この構造でも、第2図に示したI
Cと同じシールド効果が得られることは明らかである。
In FIG. 4, the first layer Af film is deposited on areas excluding high voltage transistors, logic circuits, pads, and signal lines,
Moreover, the ICC second AJ film 7 is attached to the logic circuit section, the signal line section, and the region between the high voltage transistor and the logic circuit 13. Even with this structure, I
It is clear that the same shielding effect as C can be obtained.

詳細な説明は、前述した記述から明らかなので省く。A detailed explanation will be omitted since it is clear from the above description.

以上の説明で明らかなように、本発明によればいかなる
高電圧パルスを扱う高耐圧ICに対しても、内蔵された
論理回路の誤動作は生ぜず、信頼度の高い素子を実現で
きる。また、扱うパルス振幅が増大しても、ICの高密
度化を低下させることはなく、チップ内にIC化できる
高耐圧トランジスタの回路数も減少しない。従って、静
電プリンタ等のドライバには±350vの高電圧を要す
るが、このような回路でも適用でき、大きな効果を発揮
する。更に、シールド電極下の絶縁膜厚を数μm程度に
するので、論理回路内の信号線の対接地間容量は小さく
、動特性を大きく劣化させない。
As is clear from the above description, according to the present invention, it is possible to realize a highly reliable element without causing malfunction of the built-in logic circuit in a high-voltage IC that handles any high-voltage pulse. Further, even if the pulse amplitude to be handled increases, the high density of the IC will not be reduced, and the number of high voltage transistor circuits that can be integrated into the chip will not decrease. Therefore, although a high voltage of ±350 V is required for a driver such as an electrostatic printer, such a circuit can also be applied and has great effects. Furthermore, since the thickness of the insulating film under the shield electrode is set to about several μm, the capacitance between the signal line and the ground in the logic circuit is small, and the dynamic characteristics are not significantly degraded.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の高耐圧ICのチップ構成を示す図、第2
図は不発明忙なる高耐圧ICのチップ構成の一実施例を
示した図、第3図(a)、(b)は本発明になる高耐圧
ICの構造を示した図、第4図は本発明になる高耐圧I
Cのチップ構成の他の一実施例を示した図である。 各図において、 11:  ICチップ 12a、12b、12c、12d、12e、12f :
 高耐圧トランジスタ、 13: 論理回路、 14: パッド、信号線、 15a、15b、15c、15d、15e、15f: 
信号線、16.17:金属層、 21: 半導体基板、 20.22:不純物層、 23、23 、 23″:  絶縁膜 30、31.32 :  コンタクト開孔領域、を示す
。 ゛、−I 第1図 第3図 0 第亭図
Figure 1 shows the chip configuration of a conventional high-voltage IC, Figure 2 shows the chip configuration of a conventional high voltage IC.
The figure shows an example of the chip structure of a high-voltage IC that is inventive. Figures 3 (a) and (b) are diagrams that show the structure of a high-voltage IC according to the present invention. High voltage resistance I according to the present invention
FIG. 4 is a diagram showing another example of the chip configuration of C. In each figure, 11: IC chips 12a, 12b, 12c, 12d, 12e, 12f:
High voltage transistor, 13: Logic circuit, 14: Pad, signal line, 15a, 15b, 15c, 15d, 15e, 15f:
Signal line, 16.17: Metal layer, 21: Semiconductor substrate, 20.22: Impurity layer, 23, 23, 23'': Insulating film 30, 31.32: Contact opening region. Fig. 1 Fig. 3 Fig. 0 Fig. 0 Pavilion

Claims (1)

【特許請求の範囲】[Claims] 高電圧回路部と論理回路部の間の領域及び論理回路上部
全体の領域を、膜厚1μm以上の絶縁膜を介して論理回
路の信号線やノくス線に用X、)る導電層とは異なる第
2の導電層で覆い、前記第2の導電層を高周波信号に対
する接地電位にしたことを特徴とする高耐圧IC。
The area between the high voltage circuit part and the logic circuit part and the entire area above the logic circuit are made of a conductive layer that is used for signal lines and cross lines of the logic circuit through an insulating film with a thickness of 1 μm or more. A high voltage IC, characterized in that the IC is covered with a different second conductive layer, and the second conductive layer is set at a ground potential with respect to a high frequency signal.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01179344A (en) * 1988-01-04 1989-07-17 Toshiba Corp Semiconductor device

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JPS50102280A (en) * 1974-01-09 1975-08-13
JPS5167681A (en) * 1974-06-18 1976-06-11 Bausch & Lomb

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