JPH0513680A - Semiconductor device - Google Patents
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- JPH0513680A JPH0513680A JP3266157A JP26615791A JPH0513680A JP H0513680 A JPH0513680 A JP H0513680A JP 3266157 A JP3266157 A JP 3266157A JP 26615791 A JP26615791 A JP 26615791A JP H0513680 A JPH0513680 A JP H0513680A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の電源構成
に関し、さらに詳細には、マスタースライス方式などに
より半導体基板上に構成された基本セルを接続して論理
回路を形成する半導体装置の電源構成に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply structure of a semiconductor device, and more particularly, to a power supply of a semiconductor device for forming a logic circuit by connecting basic cells formed on a semiconductor substrate by a master slice method or the like. It is related to the configuration.
【０００２】[0002]
【従来の技術】近年、ＩＣチップなどの半導体装置は様
々な分野の数多くの製品に用いられている。このため、
１つの半導体装置の設計、製造に必要な時間、費用の低
減が要求されている。かかる要求に対応するため、半導
体装置の標準化が進んでおり、固定された素子アレイを
与えるマスタースライス方式による半導体装置もその一
つである。このような標準化された半導体装置、あるい
は半標準化された半導体装置においては、半導体基板上
に用意された入出力セル、論理セル、メモリセルなどの
機能セルを接続して特定の論理回路を実現している。2. Description of the Related Art In recent years, semiconductor devices such as IC chips have been used in many products in various fields. For this reason,
It is required to reduce the time and cost required for designing and manufacturing one semiconductor device. In order to meet such demands, standardization of semiconductor devices is progressing, and one of them is a semiconductor device of a master slice system which provides a fixed element array. In such a standardized semiconductor device or a semi-standardized semiconductor device, a specific logic circuit is realized by connecting functional cells such as input / output cells, logic cells, and memory cells prepared on a semiconductor substrate. ing.
【０００３】[0003]
【発明が解決しようとする課題】これらの標準化された
半導体装置は、半導体製造技術の進歩に伴い、微細化が
進み、装置の高集積化、高速化が可能となっている。こ
のように高集積化の進んだ半導体装置においては、装置
上に形成される素子数が膨大であり、また、高速化に伴
い、同時に可動する素子数も増加している。従って、こ
のような半導体装置においては、増加した素子数に対応
して大きな消費電流を供給できる電源供給手段が要求さ
れる。そして、この電源供給手段には、論理回路の誤動
作を避けるため、同時に複数の素子が可動して急激に増
大する消費電流による電位の変動を吸収できる容量も要
求される。These standardized semiconductor devices have been miniaturized with the progress of the semiconductor manufacturing technology, and the high integration and high speed of the devices have become possible. In such a highly integrated semiconductor device, the number of elements formed on the device is enormous, and the number of elements that can be moved at the same time is increasing as the speed is increased. Therefore, in such a semiconductor device, a power supply means capable of supplying a large current consumption in accordance with the increased number of elements is required. Further, the power supply means is also required to have a capacity capable of absorbing the fluctuation of the potential due to the consumption current which is rapidly increased by the movement of a plurality of elements at the same time in order to avoid the malfunction of the logic circuit.
【０００４】電源電位と、容量との関係は、一般に以下
の式で与えられる。The relationship between the power supply potential and the capacitance is generally given by the following equation.
【０００５】
ｉ ＝ Ｃ×ｄＶ／ｄｔ ・・・ （１）
すなわち、 ｄＶ ＝ （ｉ／Ｃ）×ｄｔ ・・・ （２）
ここでＶは電源電位、Ｃは電源供給線の容量、ｉは消費
電流である。このように、電源供給線の容量を大きくす
ることにより、消費電流の増大に伴う電源電位の変化を
小さくすることができる。電源供給線の容量を大きくす
るためには、電源供給線の幅を広くすれば良いが、これ
に伴い半導体装置の面積が増大し、装置の小型化を図る
ことが困難となる。また、半導体装置の面積を一定に保
とうとすると、素子の大きさをさらに小さくする必要が
あり、歩留りの低下を招く。電源供給線を２層化して、
電源供給線の占める面積の低減を図ることも可能ではあ
るが、入出力セルと論理セルなどを接続する信号配線の
処理が困難となり、現実的には難しい。従って、従来の
半導体装置では、急激な電位の変動を避けるため、同時
に可動する素子数、機能セルの配置などを回路を設計す
る際に考慮する必要があり、微細化の進んだ半導体装置
を充分に活用することが困難であった。I = C × dV / dt (1) That is, dV = (i / C) × dt (2) where V is the power supply potential, C is the capacity of the power supply line, and i is It is the current consumption. In this way, by increasing the capacity of the power supply line, it is possible to reduce the change in the power supply potential due to the increase in current consumption. In order to increase the capacity of the power supply line, the width of the power supply line may be widened, but the area of the semiconductor device is increased accordingly, and it is difficult to reduce the size of the device. Further, in order to keep the area of the semiconductor device constant, it is necessary to further reduce the size of the element, which causes a reduction in yield. The power supply line has two layers,
Although it is possible to reduce the area occupied by the power supply lines, it is difficult in practice because it becomes difficult to process the signal wiring connecting the input / output cells and the logic cells. Therefore, in the conventional semiconductor device, it is necessary to consider the number of elements that can be moved at the same time, the layout of functional cells, and the like when designing a circuit in order to avoid a sudden change in potential. It was difficult to take advantage of.
【０００６】そこで、本発明の目的は、上記の問題に鑑
みて、半導体装置の面積を増加させることなく電源供給
線の容量を増やすことにより、論理回路において急激な
電流の消費が生じた場合であっても、電位の変動を抑制
し、誤動作が少なく高信頼性の、高速で集積度の高い半
導体装置を実現することにある。Therefore, in view of the above problem, an object of the present invention is to increase the capacity of the power supply line without increasing the area of the semiconductor device, thereby causing a sudden current consumption in the logic circuit. Even if there is, it is to suppress the fluctuation of the potential, to realize a highly reliable, high-speed, highly integrated semiconductor device with few malfunctions.
【０００７】[0007]
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、半導体装置上に形成された機
能セルの内、論理回路の構成に用いられていない未使用
の機能セルに着目し、これらの未使用の機能セルにより
電源キャパシタを形成するようにしている。すなわち、
本発明に係る半導体基板上に形成された複数の機能セル
を接続して論理回路を実現する半導体装置においては、
論理回路に未使用となっている前記機能セルを用いて電
源キャパシタ部が形成されていることを特徴としてい
る。この電源キャパシタ部としては、１つの容量、ある
いは２つ以上の容量により、また、集中された容量、あ
るいは分散された容量により構成されているものなど種
々のものを含む。この機能セルは、入出力セルであるこ
とが有効であり、入出力セルを構成する電極部分の少な
くとも一部を用いて電源キャパシタ部を形成することが
望ましい。また、入出力セルを構成するＭＩＳＦＥＴの
少なくとも一部を用いて電源キャパシタ部を形成するも
のであっても良い。この場合は、ＭＩＳＦＥＴのゲート
電極と、ＭＩＳＦＥＴのウェル領域を構成するウェル拡
散層とにより電源キャパシタ部を構成できる。また、Ｍ
ＩＳＦＥＴのドレイン領域またはソース領域の少なくと
も何れか一方を構成する電極拡散層と、ＭＩＳＦＥＴの
ウェル領域を構成するウェル拡散層とによっても電源キ
ャパシタ部を構成できる。In order to solve the above-mentioned problems, according to the present invention, among the functional cells formed on a semiconductor device, an unused functional cell which is not used in the configuration of the logic circuit is used. Focusing attention, the power supply capacitor is formed by these unused functional cells. That is,
In a semiconductor device for realizing a logic circuit by connecting a plurality of functional cells formed on a semiconductor substrate according to the present invention,
It is characterized in that the power supply capacitor section is formed by using the functional cells which have not been used in the logic circuit. The power supply capacitor section includes various types such as one having one capacitance or two or more capacitances, or having a concentrated capacitance or a dispersed capacitance. It is effective that the functional cell is an input / output cell, and it is desirable to form the power supply capacitor portion by using at least a part of the electrode portion forming the input / output cell. Further, the power supply capacitor section may be formed by using at least a part of the MISFETs forming the input / output cell. In this case, the power supply capacitor portion can be formed by the gate electrode of the MISFET and the well diffusion layer forming the well region of the MISFET. Also, M
The power supply capacitor unit can be configured also by the electrode diffusion layer forming at least one of the drain region and the source region of the ISFET and the well diffusion layer forming the well region of the MISFET.
【０００８】[0008]
【作用】このように、論理回路の構成に未使用となって
いる機能セルを用いて容量を構成することにより、半導
体装置の面積、構成に影響を与えることなく、電源キャ
パシタ部が形成され、電源回路の容量が増加されるの
で、急激な消費電流の変動があった場合であっても、電
位の変動が抑制される。As described above, since the capacity is formed by using the functional cells which have not been used in the structure of the logic circuit, the power supply capacitor section is formed without affecting the area and structure of the semiconductor device. Since the capacity of the power supply circuit is increased, even if there is a rapid change in the consumed current, the change in the potential is suppressed.
【０００９】機能セルとして、大きな電流を取り扱う電
極、入出力バファなどを備えた入出力セルを用いること
により、大きな容量が確保される。もちろん、他の機能
セルを用いて電源キャパシタ部を構成することは可能で
ある。電極を用いる場合は、隣接する電極を異なる電位
に接続することにより、また、電極上に絶縁層を介して
新たに電極を形成し、異なる電位線を接続することによ
り電源キャパシタ部が構成される。さらに、電極が半導
体基板と絶縁層を介して形成されている場合は、半導体
基板との間にこの電源キャパシタ部を構成することが可
能であるなど電源キャパシタ部の構成方法は様々であ
る。また、ＭＩＳＦＥＴを用いて電源キャパシタ部を構
成することも可能であり、この場合は、ＭＩＳＦＥＴを
構成するウェル拡散層と、ゲート電極またはソース、ド
レイン領域を形成する電極拡散層とを用いることによ
り、ゲート酸化膜、あるいは、空乏層を介して電源キャ
パシタ部が形成される。A large capacity is ensured by using an input / output cell provided with an electrode for handling a large current, an input / output buffer, etc. as the functional cell. Of course, it is possible to configure the power supply capacitor section using other functional cells. When electrodes are used, the power supply capacitor unit is configured by connecting adjacent electrodes to different potentials, or forming new electrodes on the electrodes via an insulating layer and connecting different potential lines. . Further, when the electrode is formed via the semiconductor substrate and the insulating layer, it is possible to form the power supply capacitor section between the electrode and the semiconductor substrate, and there are various methods for forming the power supply capacitor section. Further, it is also possible to configure the power supply capacitor part using MISFET, and in this case, by using the well diffusion layer forming the MISFET and the electrode diffusion layer forming the gate electrode or the source / drain region, A power supply capacitor portion is formed via the gate oxide film or the depletion layer.
【００１０】[0010]
【実施例】以下に図面を参照して、本発明の実施例を説
明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１１】〔実施例１〕図１ないし３に、実施例１に
係る電極を用いて容量を構成した半導体装置を示してあ
る。本例の装置においては、半導体基板１の端部に配置
された電極のうち、未使用の電極２を用いてキャパシタ
２０が構成されている。この電極２は、基板１の端部に
沿って配置された電極列の１つの電極であって、配置ま
たは回路の構成上、未使用となっているものである。こ
れに対し、隣接する電極３は、入出力信号の授受に用い
られており、電極列に沿って配置されている電源供給線
１０および１１の下を通る、第１層目の配線層を用いて
形成されて信号配線４により内部の回路と接続されてい
る。[Embodiment 1] FIGS. 1 to 3 show a semiconductor device in which a capacitor is formed by using an electrode according to an embodiment 1. In the device of this example, the capacitor 20 is configured by using the unused electrode 2 among the electrodes arranged at the end of the semiconductor substrate 1. The electrode 2 is one electrode of an electrode array arranged along the end of the substrate 1 and is unused in terms of arrangement or circuit configuration. On the other hand, the adjacent electrode 3 uses the first wiring layer that is used for exchanging input / output signals and passes under the power supply lines 10 and 11 arranged along the electrode array. And formed by the signal wiring 4 and connected to the internal circuit.
【００１２】本例の装置においては、基板１の端部に配
列された電極の内側に沿って、低電位の電源Ｖｓｓを供
給する電源配線１０と、高電位の電源Ｖｄｄを供給する
電源配線１１が順番に配置されている。これらの電源配
線１０、１１は、第２層目の配線層に形成されたアルミ
ニウム配線によって構成されており、この第２層目の配
線層は、絶縁層５を挟んで信号配線４あるいは電源配線
の支線が形成される第１層目の配線層上に積層されてい
る。さらに、この第１層目の配線層は、基板１上に絶縁
層５を挟んで形成されている。In the device of this example, a power supply wiring 10 for supplying a low-potential power supply Vss and a power supply wiring 11 for supplying a high-potential power supply Vdd are provided along the inside of the electrodes arranged at the end of the substrate 1. Are arranged in order. These power supply wirings 10 and 11 are composed of aluminum wirings formed in the second wiring layer, and the second wiring layer is a signal wiring 4 or a power wiring with the insulating layer 5 interposed therebetween. Of the branch line is formed on the first wiring layer. Further, the first wiring layer is formed on the substrate 1 with the insulating layer 5 interposed therebetween.
【００１３】本例においては、未使用の電極２が、第１
層目の配線層と同様に基板１上に絶縁層５を挟んで形成
された第１の電極板２１と、この第１の電極板２１上に
さらに絶縁層５を挟んで形成された第２の電極板２２と
により構成されている。このため、電極２には絶縁層５
を挟んでキャパシタ２０が構成される。この第１の電極
板２１は、第１層目の配線層に形成された支線１３によ
り、コンタクトホール１４を介して第２層目の電源配線
１１と接続されている。また、第２の電極板２２は、第
２層目の配線層に形成された支線１２により電源配線１
０と接続されている。従って、キャパシタ２０の各極
が、異なる電位Ｖｓｓ、Ｖｄｄのそれぞれの電源に接続
されているので、キャパシタ２０により電源供給線１
０、１１に容量が付加されている。このため、電源供給
回路の容量が増加するので、先に（２）式を用いて説明
したように、急激な電流の消費が生じた場合であって
も、電源電位の変動を抑制できる。In this example, the unused electrode 2 is the first
Similar to the wiring layer of the first layer, the first electrode plate 21 is formed on the substrate 1 with the insulating layer 5 interposed therebetween, and the second electrode plate 21 is further formed on the first electrode plate 21 with the insulating layer 5 interposed therebetween. And the electrode plate 22 of. Therefore, the insulating layer 5 is formed on the electrode 2.
A capacitor 20 is formed with the capacitor in between. The first electrode plate 21 is connected to the second-layer power supply wiring 11 through the contact hole 14 by the branch line 13 formed in the first wiring layer. In addition, the second electrode plate 22 is connected to the power supply wiring 1 by the branch line 12 formed in the second wiring layer.
It is connected to 0. Therefore, since the respective poles of the capacitor 20 are connected to the respective power sources of different potentials Vss and Vdd, the capacitor 20 allows the power supply line 1 to be connected.
Capacity is added to 0 and 11. For this reason, the capacity of the power supply circuit increases, and as described above using equation (2), it is possible to suppress fluctuations in the power supply potential even when sudden current consumption occurs.
【００１４】さらに、本例の装置においては、一般の半
導体装置と同様に、基板１は低電位Ｖｓｓに保持されて
いるので、この基板１と第１の電極板２１においても、
絶縁層５を挟んでキャパシタ３０が構成されている。こ
のため、キャパシタ３０の容量も、電源供給回路の容量
として付加されるので、さらに電源電位の変動を抑制す
ることが可能である。また、第１層目の配線層に形成さ
れたＶｄｄの支線１３と、基板１との間にもキャパシタ
３１が構成されているので、このキャパシタ３１の容量
も、電源供給回路の容量として付加され、電源電位の変
動を抑制する効果を有している。Further, in the device of this example, the substrate 1 is held at the low potential Vss, as in a general semiconductor device. Therefore, in the substrate 1 and the first electrode plate 21,
The capacitor 30 is formed with the insulating layer 5 interposed therebetween. Therefore, the capacitance of the capacitor 30 is also added as the capacitance of the power supply circuit, so that the fluctuation of the power supply potential can be further suppressed. Further, since the capacitor 31 is also formed between the Vdd branch line 13 formed in the first wiring layer and the substrate 1, the capacitance of this capacitor 31 is also added as the capacitance of the power supply circuit. It has the effect of suppressing the fluctuation of the power supply potential.
【００１５】このように、未使用となっている電極を用
いてキャパシタを構成することにより、半導体装置の構
成、面積に影響を与えることなく、電源供給回路の容量
を増加することができる。従って、本例の半導体装置に
おいては、消費電流の変動があった場合であっても、電
源電位の変動は少ない。このため、半導体装置の微細化
が進み、集積密度が増加し、また、高速化して消費電流
の変動が大きくなっても、これに伴い生ずることの多い
電位の変動を抑制することができるので、誤動作が少な
く信頼性の高い半導体装置を実現することができる。As described above, by forming the capacitor using the unused electrodes, the capacity of the power supply circuit can be increased without affecting the structure and area of the semiconductor device. Therefore, in the semiconductor device of this example, even if the consumption current varies, the power supply potential varies little. Therefore, even if the semiconductor device is miniaturized, the integration density is increased, and even if the speed is increased and the fluctuation of the current consumption is large, the fluctuation of the potential that often occurs due to this can be suppressed. A highly reliable semiconductor device with few malfunctions can be realized.
【００１６】なお、本例においては、未使用の電極が独
立している場合に基づき説明したが、複数の電極が未使
用となっている場合は、隣接する電極間でキャパシタを
構成しても良い。また、複数の電極を連結して面積の大
きなキャパシタを構成することも可能である。このよう
に、様々な方法で構成された容量を用いることが可能で
ある。In this example, the description has been given based on the case where the unused electrodes are independent, but when a plurality of electrodes are unused, a capacitor may be formed between adjacent electrodes. good. It is also possible to connect a plurality of electrodes to form a capacitor having a large area. In this way, it is possible to use capacitors configured in various ways.
【００１７】〔実施例２〕図４に、未使用のＭＯＳを用
いて容量を構成した半導体装置の例を説明してある。本
例の装置においては、ＰチャネルＭＯＳ４０、およびＮ
チャネルＭＯＳ５０からなる相補型のＭＯＳＦＥＴの形
成された入出力セルにおいて、その一部のＭＯＳが論理
回路を構成する上において、未使用となっており、その
ＭＯＳを用いて電源供給回路の容量が構成されている。[Embodiment 2] FIG. 4 illustrates an example of a semiconductor device in which a capacitor is formed by using an unused MOS. In the device of this example, the P-channel MOS 40 and N
In the input / output cell formed with the complementary MOSFET composed of the channel MOS 50, a part of the MOS is unused in forming a logic circuit, and the capacity of the power supply circuit is formed by using the MOS. Has been done.
【００１８】本例の装置に用いられている相補型のＭＯ
ＳＦＥＴは、Ｐ-型の拡散層からなるＰ- 型ウェル４４
の表面に形成されたＮチャネルＭＯＳ４０と、Ｐ- 型ウ
ェル４４に隣接して形成されたＮ- 型の拡散層からなる
Ｎ- 型ウェル５４の表面に形成されたＰチャネルＭＯＳ
５０により構成されている。ＮチャネルＭＯＳ４０とＰ
チャネルＭＯＳ５０は、これらのＭＯＳの間に形成され
たシリコン酸化膜６０により素子分離されている。Ｎチ
ャネルＭＯＳ４０は、ウェル４４の表面に形成されたＮ
+ 型の拡散層によるソース領域４２、ドレイン領域４
３、さらにこれらの領域４２、４３の間にＮ型のチャネ
ルを形成するために、ゲート酸化膜４６を介して形成さ
れているゲート電極４１により構成されている。また、
ＰチャネルＭＯＳ５０は、ウェル５４の表面に形成され
たＰ+ 型の拡散層によるソース領域５２、ドレイン領域
５３、さらにこれらの領域５２、５３の間にＰ型のチャ
ネルを形成するために、ゲート酸化膜５６を介して形成
されているゲート電極５１により構成されている。さら
に、Ｐ- 型ウェル４４には、Ｐ型のストッパー層４５が
形成されており、Ｎ- 型ウェル５４には、Ｎ型のストッ
パ層５５が形成されている。The complementary MO used in the apparatus of this example
SFET is, P - consists type diffusion layer P - -type well 44
P-channel MOS formed on the surface of an N - type well 54 formed of an N - type diffusion layer formed adjacent to the P - type well 44
It is composed of 50. N-channel MOS 40 and P
The channel MOS 50 is element-isolated by a silicon oxide film 60 formed between these MOSs. The N channel MOS 40 is an N formed on the surface of the well 44.
Source region 42 and drain region 4 formed by + type diffusion layer
3. Further, in order to form an N-type channel between these regions 42 and 43, the gate electrode 41 is formed via the gate oxide film 46. Also,
The P-channel MOS 50 is formed by a P + -type diffusion layer formed on the surface of the well 54 so as to form a source region 52, a drain region 53, and a P-type channel between these regions 52 and 53. The gate electrode 51 is formed via the film 56. Further, the P − type well 44 has a P type stopper layer 45 formed therein, and the N − type well 54 has an N type stopper layer 55 formed therein.
【００１９】本例においては、このような構成のＭＯＳ
４０、５０のうち、未使用なもののＰ+ 型のソース領域
５２、ドレイン領域５３、およびＰ型のストッパー層４
５に、低電位Ｖｓｓの電源配線１０が接続されている。
また、Ｎ+ 型のソース領域４２、ドレイン領域４３、お
よびＮ型のストッパ層５５に高電位Ｖｄｄの電源配線１
１が接続されている。従って、ストッパ層４５を介して
低電位Ｖｓｓとなっているウェル４４に、ソース領域４
２、ドレイン領域４３から空乏層４７が広がって容量が
構成される。また、ストッパ層５５を介して高電位Ｖｄ
ｄとなっているウェル５４に、ソース領域５２、ドレイ
ン領域５３から空乏層５７が広がって容量が構成され
る。さらに、ウェル４４と、ウェル５４の接合部におい
ても空乏層６１が広がって、容量が構成される。このよ
うに、本例においては、電源供給配線１０、１１に空乏
層４７、５７、６１が接続されるので、電源供給回路の
容量の増加を図ることができる。このため、実施例１と
同様に急激な消費電力の増加に対しても、電位の変動を
抑制でき、誤動作の発生が少なく、信頼性の高い半導体
装置を実現することができる。もちろん、未使用となっ
ているＭＯＳを用いて容量が構成されているので、半導
体装置の面積の増加を招くこともない。In this example, the MOS having such a configuration is used.
Of the 40 and 50, unused P + type source regions 52, drain regions 53, and P type stopper layers 4
A power supply line 10 having a low potential Vss is connected to the line 5.
In addition, the N + type source region 42, the drain region 43, and the N type stopper layer 55 are connected to the power supply line 1 of high potential Vdd.
1 is connected. Therefore, the source region 4 is formed in the well 44 having the low potential Vss through the stopper layer 45.
2. The depletion layer 47 spreads from the drain region 43 to form a capacitor. In addition, the high potential Vd is applied through the stopper layer 55.
A depletion layer 57 spreads from the source region 52 and the drain region 53 to the well 54 which is d, thereby forming a capacitance. Further, the depletion layer 61 spreads also at the junction of the well 44 and the well 54 to form a capacitance. Thus, in this example, since the depletion layers 47, 57 and 61 are connected to the power supply wirings 10 and 11, the capacity of the power supply circuit can be increased. Therefore, as in the first embodiment, it is possible to realize a highly reliable semiconductor device in which the potential fluctuation can be suppressed even when the power consumption is suddenly increased and the malfunction is less likely to occur. Of course, since the capacitance is formed by using the unused MOS, the area of the semiconductor device is not increased.
【００２０】〔実施例３〕図５に本発明の実施例３に係
る半導体装置の構成を示してある。本例の装置も、実施
例２と同様に未使用のＭＯＳを用いて容量が構成されて
いる。本例の装置に用いられているＭＯＳ４０、５０の
構成は、実施例２のものと同一に付き、同じ番号を付し
て説明を省略する。[Embodiment 3] FIG. 5 shows the structure of a semiconductor device according to Embodiment 3 of the present invention. Also in the device of this example, the capacitor is configured by using an unused MOS as in the second embodiment. The configurations of the MOSs 40 and 50 used in the device of the present example are the same as those of the second embodiment, the same reference numerals are given, and the description is omitted.
【００２１】本例においては、未使用となっている各Ｍ
ＯＳ４０、５０のゲート電極４１、５１を用いて容量が
形成されている。すなわち、ＭＯＳ４０においては、ゲ
ート電極４１に高電位Ｖｄｄの電源配線１１が接続され
ている。このため、ゲート電極４１と、低電位Ｖｓｓの
電源配線１０に接続されているＰ-型ウェル４４とに挟
まれたゲート酸化膜４６によりキャパシタ４８が構成さ
れている。そして、ＭＯＳ５０においても、ゲート電極
５１に低電位Ｖｓｓの電源配線１０が接続されているの
で、ゲート電極５１と、高電位Ｖｄｄの電源配線１１に
接続されているＮ- 型ウェル５４とに挟まれたゲート酸
化膜５６によりキャパシタ５８が構成されている。In this example, each M which has not been used yet
Capacitors are formed using the gate electrodes 41 and 51 of the OSs 40 and 50. That is, in the MOS 40, the power supply wiring 11 having the high potential Vdd is connected to the gate electrode 41. Therefore, the gate oxide film 46 sandwiched between the gate electrode 41 and the P − type well 44 connected to the power supply line 10 having the low potential Vss forms the capacitor 48. Also in the MOS 50, since the power supply wiring 10 of low potential Vss is connected to the gate electrode 51, it is sandwiched between the gate electrode 51 and the N − type well 54 connected to the power supply wiring 11 of high potential Vdd. The gate oxide film 56 constitutes a capacitor 58.
【００２２】また、ウェル４４とウェル５４との接合部
には、実施例２と同様に空乏層６１による容量も形成さ
れている。このため、本例の電源供給回路には、キャパ
シタ４８、５８、さらに、空乏層６１による容量が付加
されているので、電源電位の安定化が図られ、信頼性の
高い半導体装置を実現することができる。Further, at the junction between the well 44 and the well 54, a capacitance by the depletion layer 61 is formed as in the second embodiment. Therefore, since the capacitors 48 and 58 and the capacitance of the depletion layer 61 are added to the power supply circuit of this example, the power supply potential is stabilized and a highly reliable semiconductor device is realized. You can
【００２３】なお、上記の各実施例について説明した容
量を同時に構成し、電源供給回路の容量の増加を図るこ
とは勿論可能である。マスタースライス方式などにより
標準化された半導体装置における未使用率は、現状４０
％程度であり、従来、この未使用領域は、配線領域など
としてしか使用されていない。従って、上記の実施例に
説明したように、この論理回路の構成に使用されていな
い領域を電源供給回路の容量として用いることにより、
未使用領域の有効利用を図ることができる。さらに、こ
れらの未使用領域の接続方法によっては、集中的な容量
を得ることも可能であり、また、分散的な容量を得るこ
とも可能である。従って、論理回路における消費電流の
分布に適した電源キャパシタを形成することができる。
このようにして、電源電位の安定化を図ることができ
る。It is of course possible to increase the capacity of the power supply circuit by simultaneously configuring the capacities described in the above embodiments. The unused rate in the semiconductor device standardized by the master slice method is currently 40
%, Which is conventionally used only as a wiring area. Therefore, as described in the above embodiment, by using the area not used for the configuration of this logic circuit as the capacity of the power supply circuit,
It is possible to effectively use the unused area. Further, depending on the connection method of these unused areas, it is possible to obtain a concentrated capacity or a distributed capacity. Therefore, the power supply capacitor suitable for the distribution of the consumption current in the logic circuit can be formed.
In this way, the power supply potential can be stabilized.
【００２４】[0024]
【発明の効果】以上において説明したように、本発明に
おいては、論理回路の構成上、未使用であった機能セル
を用いて電源キャパシタ部を形成し、電源供給回路に容
量を付加することにより、電源電位の安定化を可能とし
ている。従って、急激な消費電流の増加に対しても、電
位の安定した電源を供給することができるので、信頼性
の高い半導体装置を実現することができる。さらに、回
路内の未使用の機能セルを用いて電源キャパシタ部を形
成しているので、消費電流の発生箇所の近傍に電源キャ
パシタ部を設定することが可能であり、回路の一部にお
いて発生した電圧降下が回路の他の部分に伝播すること
を防止することもできる。このように、本発明により、
半導体装置の面積を増加することなく、安定した電源の
供給が可能であるので、微細化の進んだ半導体基板を用
いて、高集積度で作動速度が速く、さらに、信頼性の高
い半導体装置を実現することができる。As described above, according to the present invention, the power supply capacitor section is formed by using the functional cells which have not been used in the configuration of the logic circuit, and the capacity is added to the power supply circuit. It is possible to stabilize the power supply potential. Therefore, a power supply with a stable potential can be supplied even with a sudden increase in current consumption, so that a highly reliable semiconductor device can be realized. Furthermore, since the power supply capacitor part is formed by using the unused functional cells in the circuit, it is possible to set the power supply capacitor part in the vicinity of the place where the consumption current occurs, and the power supply capacitor part is generated in a part of the circuit. It is also possible to prevent the voltage drop from propagating to other parts of the circuit. Thus, according to the present invention,
A stable power supply is possible without increasing the area of the semiconductor device. Therefore, by using a semiconductor substrate with advanced miniaturization, a highly integrated semiconductor device with high operation speed and high reliability can be obtained. Can be realized.
【図１】本発明の実施例１に係る半導体装置において、
電源配線と電極の配置を示す説明図である。FIG. 1 shows a semiconductor device according to a first embodiment of the present invention,
It is explanatory drawing which shows arrangement | positioning of a power supply wiring and an electrode.
【図２】図１に示す半導体装置の電極を用いて形成され
たキャパシタの構成を示す説明図である。FIG. 2 is an explanatory diagram showing a configuration of a capacitor formed using the electrodes of the semiconductor device shown in FIG.
【図３】図２に示すキャパシタの構成を示す断面図であ
る。3 is a cross-sectional view showing the configuration of the capacitor shown in FIG.
【図４】本発明の実施例２に係るＭＯＳを用いて形成さ
れた容量の構成を示す断面図である。FIG. 4 is a cross-sectional view showing a configuration of a capacitor formed by using a MOS according to a second embodiment of the present invention.
【図５】本発明の実施例３に係るＭＯＳを用いて形成さ
れた容量の構成を示す断面図である。FIG. 5 is a cross-sectional view showing a configuration of a capacitor formed by using a MOS according to a third embodiment of the present invention.
１ ・・・半導体基板 ２、３ ・・・電極 ４ ・・・信号線 ５ ・・・絶縁層 １０、１１、１２、１３・・・電源配線 １４・・・コンタクトホール（ヴィアホール） ２０、３０、３１・・・キャパシタ ２１、２２・・・電極板 ４０・・・ＮチャネルＭＯＳ４０ ４１、５１・・・ゲート電極４１ ４２、５２・・・ソース領域 ４３、５３・・・ドレイン領域 ４４・・・Ｐ- 型ウェル４４ ４５、５５・・・ストッパ層 ４６、５６・・・ゲート酸化膜 ４７、５７、６１・・・空乏層 ４８、５８・・・キャパシタ ５０・・・ＰチャネルＭＯＳ４０ ５４・・・Ｎ- 型ウェル４４ ６０・・・素子分離膜1 ... Semiconductor substrate 2, 3 ... Electrode 4 ... Signal line 5 ... Insulating layer 10, 11, 12, 13 ... Power supply wiring 14 ... Contact hole (via hole) 20, 30 , 31 ... Capacitors 21, 22 ... Electrode plate 40 ... N-channel MOS 40 41, 51 ... Gate electrodes 41 42, 52 ... Source regions 43, 53 ... Drain regions 44 ... P - type wells 44 45, 55 ... Stopper layers 46, 56 ... Gate oxide films 47, 57, 61 ... Depletion layers 48, 58 ... Capacitor 50 ... P-channel MOS 40 54 ... N - type well 4460 ... Device isolation film
Claims (6)
ルを接続して論理回路を実現する半導体装置において、
前記論理回路に未使用の前記機能セルを用いて電源キャ
パシタ部が形成されていることを特徴とする半導体装
置。1. A semiconductor device for realizing a logic circuit by connecting a plurality of functional cells formed on a semiconductor substrate,
A semiconductor device, wherein a power supply capacitor section is formed by using the unused functional cell in the logic circuit.
出力セルであることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the functional cell is an input / output cell.
成する電極部分の少なくとも一部を用いて前記電源キャ
パシタ部が形成されていることを特徴とする半導体装
置。3. The semiconductor device according to claim 2, wherein the power supply capacitor portion is formed by using at least a part of an electrode portion forming the input / output cell.
セルを構成するＭＩＳＦＥＴの少なくとも一部を用いて
前記電源キャパシタ部が形成されていることを特徴とす
る半導体装置。4. The semiconductor device according to claim 2, wherein the power supply capacitor section is formed by using at least a part of MISFETs forming the input / output cell.
ゲート電極と、このＭＩＳＦＥＴのウェル領域を構成す
るウェル拡散層とにより前記電源キャパシタ部が形成さ
れていることを特徴とする半導体装置。5. The semiconductor device according to claim 4, wherein the power supply capacitor section is formed by a gate electrode of the MISFET and a well diffusion layer forming a well region of the MISFET.
ドレイン領域またはソース領域の少なくとも何れか一方
を構成する電極拡散層と、このＭＩＳＦＥＴのウェル領
域を構成するウェル拡散層とにより前記電源キャパシタ
部が形成されていることを特徴とする半導体装置。6. The power supply capacitor section according to claim 4, wherein an electrode diffusion layer forming at least one of a drain region and a source region of the MISFET and a well diffusion layer forming a well region of the MISFET. A semiconductor device characterized by being provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3266157A JPH0513680A (en) | 1990-10-26 | 1991-10-15 | Semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29039090 | 1990-10-26 | ||
| JP2-290390 | 1990-10-26 | ||
| JP3266157A JPH0513680A (en) | 1990-10-26 | 1991-10-15 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513680A true JPH0513680A (en) | 1993-01-22 |
Family
ID=26547329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3266157A Pending JPH0513680A (en) | 1990-10-26 | 1991-10-15 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513680A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270643A (en) * | 1997-03-18 | 1998-10-09 | Lsi Logic Corp | Semiconductor die having on-die type decoupling capacitance |
| JP2004501501A (en) * | 1999-12-22 | 2004-01-15 | インテル・コーポレーション | Decoupling capacitors for thin gate oxides |
| US7473624B2 (en) | 2004-03-16 | 2009-01-06 | Nec Electronics Corporation | Method for manufacturing semiconductor device |
-
1991
- 1991-10-15 JP JP3266157A patent/JPH0513680A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270643A (en) * | 1997-03-18 | 1998-10-09 | Lsi Logic Corp | Semiconductor die having on-die type decoupling capacitance |
| JP2004501501A (en) * | 1999-12-22 | 2004-01-15 | インテル・コーポレーション | Decoupling capacitors for thin gate oxides |
| JP4954413B2 (en) * | 1999-12-22 | 2012-06-13 | インテル・コーポレーション | Thin gate oxide decoupling capacitor |
| US7473624B2 (en) | 2004-03-16 | 2009-01-06 | Nec Electronics Corporation | Method for manufacturing semiconductor device |
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