JPS59183380A - デイジタル位相検出器 - Google Patents
デイジタル位相検出器Info
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- JPS59183380A JPS59183380A JP59054129A JP5412984A JPS59183380A JP S59183380 A JPS59183380 A JP S59183380A JP 59054129 A JP59054129 A JP 59054129A JP 5412984 A JP5412984 A JP 5412984A JP S59183380 A JPS59183380 A JP S59183380A
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- multiplier
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
- G01R25/08—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents by counting of standard pulses
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- Physics & Mathematics (AREA)
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- Measuring Phase Differences (AREA)
- Details Of Television Scanning (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、一方はクロック周波数ｆＴに関係づけられて
いて他方はクロック周波数ｆＴとは関係つけられていな
い２つのパルスの位相差を求めるためのデイジタル位相
検出器に関する。
いて他方はクロック周波数ｆＴとは関係つけられていな
い２つのパルスの位相差を求めるためのデイジタル位相
検出器に関する。
この種の位相検出器は例えばテレビジョン機器において
水平偏向終段を制御する場合に必要である。この場合に
終段トランジスタの制御のためには順掃引中に所定の曲
線形を有するライン周波数のベース電流が必要である。
水平偏向終段を制御する場合に必要である。この場合に
終段トランジスタの制御のためには順掃引中に所定の曲
線形を有するライン周波数のベース電流が必要である。
フライバックの開始のためには、そのトランジスタのコ
レクク・エミツタ区間がＢＡＳ信号と同期しているライ
ン発振器の所定位相位置で阻止されるようにベース電流
が遮断されなければならない。終段トランジスタの遮断
時間のためにベース電流はコレクタ・エミッタ区間の阻
止の若干前に遮断されなければならない。その際に、ベ
ース電流は遮断時間中急速に、トランジスタが阻止され
るまで負のピーク値へ下降する。遮断時間は終段トラン
ジスタのコレクタ電流、電流増幅度、温度の如きパラメ
ータに依存し、したかつてベース電流の遮断時点は常に
追従制御されなければならない。これは位相制御回路に
よって実行される。
レクク・エミツタ区間がＢＡＳ信号と同期しているライ
ン発振器の所定位相位置で阻止されるようにベース電流
が遮断されなければならない。終段トランジスタの遮断
時間のためにベース電流はコレクタ・エミッタ区間の阻
止の若干前に遮断されなければならない。その際に、ベ
ース電流は遮断時間中急速に、トランジスタが阻止され
るまで負のピーク値へ下降する。遮断時間は終段トラン
ジスタのコレクタ電流、電流増幅度、温度の如きパラメ
ータに依存し、したかつてベース電流の遮断時点は常に
追従制御されなければならない。これは位相制御回路に
よって実行される。
上述の理由から検出された位相偏差の誤差をできるだけ
少なくすることが望まれる。
少なくすることが望まれる。
従来、例えばカウンターを一方のパルスで始動し、他方
のパルスで停止するか、または前者でアソプ方向に後者
でダウン方向にカウントすることによってデイジタル位
相検出器が実現されていた。
のパルスで停止するか、または前者でアソプ方向に後者
でダウン方向にカウントすることによってデイジタル位
相検出器が実現されていた。
これらの解決策のすべてが測定の位相偏差がクロック周
波数の周期の整数倍であることで共通している。
波数の周期の整数倍であることで共通している。
本発明の目的は、２つのパルスの位相偏差をクロック周
波数ｆＴの周期以下の精度で求めることのできるデイジ
タル検出器を提供することにある。
波数ｆＴの周期以下の精度で求めることのできるデイジ
タル検出器を提供することにある。
この目的は本発明によれば、クロツク周伎数ｆＴに関係
づけられていないパルスを導かれるＡ／Ｄ変換器の後段
に、該Ａ／Ｄ変侯器の出力信号に＋１または−１を掛算
する切換え可能な掛算器を接続し、該掛算器の切換えは
クロック周波数ｆＴに関係づけられているパルスによっ
て生ぜしめ、前記掛算器の後段に該掛算器の出力信号を
導かれるデイジタル積分器を接続し、該ディジタル積分
器の出力端から走査により位相偏差を得るようにするこ
とによって達成される。
づけられていないパルスを導かれるＡ／Ｄ変換器の後段
に、該Ａ／Ｄ変侯器の出力信号に＋１または−１を掛算
する切換え可能な掛算器を接続し、該掛算器の切換えは
クロック周波数ｆＴに関係づけられているパルスによっ
て生ぜしめ、前記掛算器の後段に該掛算器の出力信号を
導かれるデイジタル積分器を接続し、該ディジタル積分
器の出力端から走査により位相偏差を得るようにするこ
とによって達成される。
以下、図面を参照しながら、本発明による位相検出器の
実施例について詳細に説明する。
実施例について詳細に説明する。
第１図には本発明によるデイジタル位相検出器の原理構
成が示されている。ここで測定される位相φまたは時間
差はパルスＡおよびＢの所定のレベルもしくはエッジの
間に現われる。バルスＡはクロツク周波数ｆＴに関係付
けられているのに対して、パルスＢはクロック周波数ｆ
Ｔとは無関係である。
成が示されている。ここで測定される位相φまたは時間
差はパルスＡおよびＢの所定のレベルもしくはエッジの
間に現われる。バルスＡはクロツク周波数ｆＴに関係付
けられているのに対して、パルスＢはクロック周波数ｆ
Ｔとは無関係である。
パルスＢは、まずアナログのローパルフィルタＴＰに導
かれ、そしてアナログ・ディジタル変換器Ａ／Ｄの入力
端に印加される。アナログのローパスフィルタは、パル
スＢがすでに適当な形である場合には省略することもで
きる。
かれ、そしてアナログ・ディジタル変換器Ａ／Ｄの入力
端に印加される。アナログのローパスフィルタは、パル
スＢがすでに適当な形である場合には省略することもで
きる。
Ａ／Ｄ変換器は入力信号をクロック周波数ｆＴで走査し
、Ａ／Ｄ変換器の２元出力信号は掛算器Ｍに導かれ、こ
の掛算器はこのＡ／Ｄ変化器の出力信号に＋１または−
１の係数を掛ける。これらの係数の切掛けはパルスＡに
より生ぜしめられ、この場合に例えば係数＋１がパルス
ＡのＬレベルと関連させられ、係数−１がパルスＡのＨ
レベルと関連させられている。
、Ａ／Ｄ変換器の２元出力信号は掛算器Ｍに導かれ、こ
の掛算器はこのＡ／Ｄ変化器の出力信号に＋１または−
１の係数を掛ける。これらの係数の切掛けはパルスＡに
より生ぜしめられ、この場合に例えば係数＋１がパルス
ＡのＬレベルと関連させられ、係数−１がパルスＡのＨ
レベルと関連させられている。
掛算器Ｍの出力信号はデイジタル積分器Ｉ導かれ、この
積分器の出力端において周波数ｆＡにての走査により位
相φが得られる。
積分器の出力端において周波数ｆＡにての走査により位
相φが得られる。
ローパスフィルタＴＰとＡ／Ｄ変換器との組合せによっ
て位相検出の高い精度が得られる。ローパスフィルタＴ
ＰはパルスＢのレベル変化時点に関する情報を振幅情報
に変換する。クロック周波数ｆＴによる振幅の走査から
レベル変化時点に関する情報が再び得られる。
て位相検出の高い精度が得られる。ローパスフィルタＴ
ＰはパルスＢのレベル変化時点に関する情報を振幅情報
に変換する。クロック周波数ｆＴによる振幅の走査から
レベル変化時点に関する情報が再び得られる。
第２図にはパルスＢのレベルとパルスＡの負または正の
エッジとの間の位相偏差φが求められるようなデイジタ
ル位相検出器のブロック図が示されている。
エッジとの間の位相偏差φが求められるようなデイジタ
ル位相検出器のブロック図が示されている。
デイジタル積分器はこの場合にはレジスタＲｅｇ１と加
算器Ｅとからなる。
算器Ｅとからなる。
Ａ／Ｄ変換器はここではパルスＢがＬレベルの場合にデ
ータ値０を供給し、レベル＞Ｌのときには正の値を供給
する。掛算器ＭはパルスＡのエッジで切換えられるため
、例えば掛算器Ｍの出力端には、パルスＢがＨレベルに
あってパルスＡがエッジの前のレベルにある間の時間に
ついては正のデータ値が生じ、パルスＢの残りの時間中
は負のデータ値が生じる。これらのデータ値はクロック
周波数ｆＴとともに進行して加算器Σによってレジスタ
Ｒｅｇｌにおいて加算されるので、パルスＢの終端後に
レジスタＲｅｐ１の出力端に位相φが生じ、これを次の
レジスタＲａｇ ２に引き渡すことができる。
ータ値０を供給し、レベル＞Ｌのときには正の値を供給
する。掛算器ＭはパルスＡのエッジで切換えられるため
、例えば掛算器Ｍの出力端には、パルスＢがＨレベルに
あってパルスＡがエッジの前のレベルにある間の時間に
ついては正のデータ値が生じ、パルスＢの残りの時間中
は負のデータ値が生じる。これらのデータ値はクロック
周波数ｆＴとともに進行して加算器Σによってレジスタ
Ｒｅｇｌにおいて加算されるので、パルスＢの終端後に
レジスタＲｅｐ１の出力端に位相φが生じ、これを次の
レジスタＲａｇ ２に引き渡すことができる。
したがって、第２図のパルス経過図から分るように、パ
ルスＢのレベル（パルス中央）とパルスＡの負または正
のエッジとの間の位相差を求めることができる。
ルスＢのレベル（パルス中央）とパルスＡの負または正
のエッジとの間の位相差を求めることができる。
第３図には、パルスＡおよびＢのレベル（パルス中央）
間の位相差φを求める位相検出器の別の実施例のブロッ
ク図が示されている。構成は第２図による位相検出器に
対応しており、パルスＡがＨレベルにあるときその期間
中レジスタＲｅｇ１の内容が変化せずに保たれるように
レジスタＲｅｇ１が阻止状態にあることが変更された点
である。掛算器ＭはパルスＡ１にて開閉され、このパル
スΔ１はパルスＡと同時にＬレベルからＨレベルへ反転
するか、しかし少なくともパルスＢがＨレベルがらＬレ
ベルへ反転されるまでの間はＨレベルにとどまる。
間の位相差φを求める位相検出器の別の実施例のブロッ
ク図が示されている。構成は第２図による位相検出器に
対応しており、パルスＡがＨレベルにあるときその期間
中レジスタＲｅｇ１の内容が変化せずに保たれるように
レジスタＲｅｇ１が阻止状態にあることが変更された点
である。掛算器ＭはパルスＡ１にて開閉され、このパル
スΔ１はパルスＡと同時にＬレベルからＨレベルへ反転
するか、しかし少なくともパルスＢがＨレベルがらＬレ
ベルへ反転されるまでの間はＨレベルにとどまる。
したがって、掛算器Ｍには第１の期間（Ａ＝０１Ａ１＝
０，Ｂ＝１）中には正の出力信号が生じ、第２の期間（
Ａ＝０，Ａ１＝１、Ｂ＝１）中には負の出力信号が生じ
る。パルスＡおよびＢのタイムチャートから分るように
、レジスタＲｅｇ２の出力はパルスＡおよびＢのレベル
（パルス中央） 間の位相φを表わす。
０，Ｂ＝１）中には正の出力信号が生じ、第２の期間（
Ａ＝０，Ａ１＝１、Ｂ＝１）中には負の出力信号が生じ
る。パルスＡおよびＢのタイムチャートから分るように
、レジスタＲｅｇ２の出力はパルスＡおよびＢのレベル
（パルス中央） 間の位相φを表わす。
第４図にはデイジタル位相検出器の別の実施例が示され
ており、これはパルスＡ、Ｂのエッジ間の位相差φが求
められる。このためにＡ／Ｄ変換器の出力端と掛算器Ｍ
の入力端との間のコード変換器Ｃが接続されていて、こ
のコード変換器はパルスＢのＬレベルのときデータ値−
ｋを供給し、パルスＢのＨレベルのときデータ値＋ｋを
供給する。切換え可能な掛算器Ｍの出力端とデイジタル
積分器の加算器Σとの間には別の加算器Σ１が挿入され
ていて、この別の加算器Σ１が掛算器Ｍの各データ値に
データ値ｋを加算する。これによって、デイジタル積分
器はそれの入力端に、パルスＡ，Ｂが同時にＬまたはＨ
レベルにある間情報０を得る。Ａ／Ｄ変換器が−ｋ＋１
とｋ−１との間の走査値を供給するか、または上述の条
件が満されていないときにだけ、積分器は零に等しくな
いデータ値を得、この零に等しくないデータ値は加算さ
れて位相φを生じ、この位相φはレジスタＲｅｇ２の出
力端で取り出すことができる。
ており、これはパルスＡ、Ｂのエッジ間の位相差φが求
められる。このためにＡ／Ｄ変換器の出力端と掛算器Ｍ
の入力端との間のコード変換器Ｃが接続されていて、こ
のコード変換器はパルスＢのＬレベルのときデータ値−
ｋを供給し、パルスＢのＨレベルのときデータ値＋ｋを
供給する。切換え可能な掛算器Ｍの出力端とデイジタル
積分器の加算器Σとの間には別の加算器Σ１が挿入され
ていて、この別の加算器Σ１が掛算器Ｍの各データ値に
データ値ｋを加算する。これによって、デイジタル積分
器はそれの入力端に、パルスＡ，Ｂが同時にＬまたはＨ
レベルにある間情報０を得る。Ａ／Ｄ変換器が−ｋ＋１
とｋ−１との間の走査値を供給するか、または上述の条
件が満されていないときにだけ、積分器は零に等しくな
いデータ値を得、この零に等しくないデータ値は加算さ
れて位相φを生じ、この位相φはレジスタＲｅｇ２の出
力端で取り出すことができる。
積分器に対する相応の時間窓によって位相比較がパルス
ＡもしくはＢの正または負のエッジに局限される。
ＡもしくはＢの正または負のエッジに局限される。
パルスＡ，Ｂのタイムチャートから分るように、第４図
の実施例によりパルスＡ、Ｂのエッジ間の位相差φが求
められる。
の実施例によりパルスＡ、Ｂのエッジ間の位相差φが求
められる。
第５図に示されているデイジタル位相検出器のブロック
図および第６図に示されているこれに関係したタイムチ
ャートにより、本発明による位相検出器の動作をさらに
詳しく説明する。この場合に実施例は第２図に示されて
いる位相検出器に相当し、すなわちこれにおいてはパル
スＢのレベル（パルス中央）とパルスＡの負または正の
エッジとの間の位相差φが求められる。
図および第６図に示されているこれに関係したタイムチ
ャートにより、本発明による位相検出器の動作をさらに
詳しく説明する。この場合に実施例は第２図に示されて
いる位相検出器に相当し、すなわちこれにおいてはパル
スＢのレベル（パルス中央）とパルスＡの負または正の
エッジとの間の位相差φが求められる。
パルスＢはまずパルス矩形のエッジを指数関数に変換す
るパーパスフィルタＴＰに導かれる。第６図にＡ／Ｄに
て示されているこの電圧はアナログ・デイジタル変換器
Ａ ／ Ｄに入力電圧として導かれる。このアナログ・
デイジタル変防器は、パルスＢのレベルＬとＨとの間に
あって一様にこの範囲内に分布している４つの判定閾値
を有する（第６図参照）。
るパーパスフィルタＴＰに導かれる。第６図にＡ／Ｄに
て示されているこの電圧はアナログ・デイジタル変換器
Ａ ／ Ｄに入力電圧として導かれる。このアナログ・
デイジタル変防器は、パルスＢのレベルＬとＨとの間に
あって一様にこの範囲内に分布している４つの判定閾値
を有する（第６図参照）。
ローパスフィルタＴＰの時定数はクロック周波数ｆＴの
多くの周期の間ではＡ／Ｄ変換器における電圧は最下と
最上との間の判定閾値の範囲にあるように選ばれなけれ
ばならない。さらに、パルスＢの持続中最上の判定閾値
を確実に上回って、パルスＢの終了後には次のパルスが
立上がる前に最下の判定閾値を下回らなければならない
。
多くの周期の間ではＡ／Ｄ変換器における電圧は最下と
最上との間の判定閾値の範囲にあるように選ばれなけれ
ばならない。さらに、パルスＢの持続中最上の判定閾値
を確実に上回って、パルスＢの終了後には次のパルスが
立上がる前に最下の判定閾値を下回らなければならない
。
Ａ／Ｄ変換の結果はレジスタＲｅｇＰｈに達し、そこで
発進器０から生ぜしめられるクロック周波数ｆＴより引
き渡される。レジスタＲａｇＰｈ１の出力端は切換え可
能な加算／減算回路においてレジスタＲ８ｇＰｈ．２の
データと結合されていて、上記結果が再びレジスタ２に
記憶される。切換え可能な加算／減産回路は制御可能な
インバータＩｎｖおよび加算器Σによって、例えば１１
ビットで構成されている。ここに掛算器の代りにあるイ
ンバータＩｎｖ，の切換えはパルス発生器Ｐから供給さ
れるパルスＡにて行なわれる。したがって、それはレジ
スタ１｛毬Ｐ｝＋１およびＲｅｇＰｂ２の内容をパルス
ＡがＬレベルにある間加算する。パルスＡがＨレベルの
ときには、レジスタｉ｛ｅｇＰｈｌの反転された内谷が
レジスタＲｅｇＰｈ２の内容に加算され、このことは減
算と同じことである。
発進器０から生ぜしめられるクロック周波数ｆＴより引
き渡される。レジスタＲａｇＰｈ１の出力端は切換え可
能な加算／減算回路においてレジスタＲ８ｇＰｈ．２の
データと結合されていて、上記結果が再びレジスタ２に
記憶される。切換え可能な加算／減産回路は制御可能な
インバータＩｎｖおよび加算器Σによって、例えば１１
ビットで構成されている。ここに掛算器の代りにあるイ
ンバータＩｎｖ，の切換えはパルス発生器Ｐから供給さ
れるパルスＡにて行なわれる。したがって、それはレジ
スタ１｛毬Ｐ｝＋１およびＲｅｇＰｂ２の内容をパルス
ＡがＬレベルにある間加算する。パルスＡがＨレベルの
ときには、レジスタｉ｛ｅｇＰｈｌの反転された内谷が
レジスタＲｅｇＰｈ２の内容に加算され、このことは減
算と同じことである。
パルス１３の終了もしくはそれから生じた指数関数の終
了後に、レジスタＲｅｇ，Ｐｈ２はパルスＡとＢとの間
の位相φをデイジタル値として有する。パルスＢの時間
的なパルス中心がパルスＡの正のエッジの若干左側にあ
るときには位相φは０となり、その場合に正確な時点は
ローパスフィルタの時定数に依存する。パルスＢが上述
の時点に対して早い（遅れている）ときには、多かれ少
なかれ大きな負Ｖ（正の）位相φが現われる。
了後に、レジスタＲｅｇ，Ｐｈ２はパルスＡとＢとの間
の位相φをデイジタル値として有する。パルスＢの時間
的なパルス中心がパルスＡの正のエッジの若干左側にあ
るときには位相φは０となり、その場合に正確な時点は
ローパスフィルタの時定数に依存する。パルスＢが上述
の時点に対して早い（遅れている）ときには、多かれ少
なかれ大きな負Ｖ（正の）位相φが現われる。
第６図にはパルスのタイムチャートの下に実際に選ばれ
た位相と４つの判定閾値とを有するＡ／Ｄ変換器につい
てのレジスタＲａｐ；ＰｈｉおよびＲｅ１７Ｐｈ２の内
容が示されている。
た位相と４つの判定閾値とを有するＡ／Ｄ変換器につい
てのレジスタＲａｐ；ＰｈｉおよびＲｅ１７Ｐｈ２の内
容が示されている。
本発明によるデイジタル位相検出器の公称分解能△Ｔは
、 △Ｔ−（２ｎｆ．ｐ ） となる。但し、ｎは判定閾値の数に相当する。これから
、２つのパルスＡ，Ｂ間の位相φをクロツク周波数ｆＴ
の周期の断片の精度にて検出することができることがわ
かる。
、 △Ｔ−（２ｎｆ．ｐ ） となる。但し、ｎは判定閾値の数に相当する。これから
、２つのパルスＡ，Ｂ間の位相φをクロツク周波数ｆＴ
の周期の断片の精度にて検出することができることがわ
かる。
テレビジョン機器における水平偏向回路の終段トランジ
スタの冒頭に述べた制御の場合、帰線パルスの中心とＰ
ＬＬ分周器から導き出される位相比較パルスとの間の位
相差を測定する必要がある。
スタの冒頭に述べた制御の場合、帰線パルスの中心とＰ
ＬＬ分周器から導き出される位相比較パルスとの間の位
相差を測定する必要がある。
このために、帰線パルスがコンパレータに導かれ、この
コンパレータは帰線幅の矩形パルスが生じる。
コンパレータは帰線幅の矩形パルスが生じる。
この矩形パルスは実施例のパルスＢに相当する。
次のローパスフィルタＴＰは矩形パルスのエッジを約０
．５〜３４ＧＢＧの時定数にて遅延させる。ライン発振
器から導き出されたクロック周波数ｒＴは、Ａ／Ｄ変換
器のデータ値が６２． ５ｎ ｓｅｅ毎に出力レジスタ
Ｒ ｅ Ｈｙ， Ｐｉ〕１に供給されるように、１６Ｍ
ＨＺである。
．５〜３４ＧＢＧの時定数にて遅延させる。ライン発振
器から導き出されたクロック周波数ｒＴは、Ａ／Ｄ変換
器のデータ値が６２． ５ｎ ｓｅｅ毎に出力レジスタ
Ｒ ｅ Ｈｙ， Ｐｉ〕１に供給されるように、１６Ｍ
ＨＺである。
上述の実施例のパルスＡに相当する位相比較パルスはラ
イン発振器から導き出され、１５．６２５ｋＺｚの周波
数ｆａを有する。
イン発振器から導き出され、１５．６２５ｋＺｚの周波
数ｆａを有する。
位相比較パルスの立上がりエッジのＡ／Ｄ変換器のデー
タに対する関係から、各ラインにおいて位相誤差が計算
され、出力端にヂュアルコードで用意される。位相偏差
にローパスフィルタＴＰの特定数も関与するので、この
時定数の変化によつてテレビジョン像の水平位置が調整
できる。
タに対する関係から、各ラインにおいて位相誤差が計算
され、出力端にヂュアルコードで用意される。位相偏差
にローパスフィルタＴＰの特定数も関与するので、この
時定数の変化によつてテレビジョン像の水平位置が調整
できる。
上記の式から、クロツク周波数ｆＴが１６（ｉＭＨｚ，
すなわちクロツク周期が６２．５ ｓｅｅｆあって，か
つΔ／Ｄ変換器が４つの判定閾値を有する場合における
位相検出器の公称分解能△Ｔは△Ｔ ＝ Ｇ２． ５
／ ８ｎｓｅｃとなる。したがって、帰線パルスの中心
と位相比較パルスとの間の位相偏差の測定精度は約８ｎ
ｓｅｃであり、これはクロック周波数ｆＴの周期よりも
遥かに小さい。
すなわちクロツク周期が６２．５ ｓｅｅｆあって，か
つΔ／Ｄ変換器が４つの判定閾値を有する場合における
位相検出器の公称分解能△Ｔは△Ｔ ＝ Ｇ２． ５
／ ８ｎｓｅｃとなる。したがって、帰線パルスの中心
と位相比較パルスとの間の位相偏差の測定精度は約８ｎ
ｓｅｃであり、これはクロック周波数ｆＴの周期よりも
遥かに小さい。
第１図は本発明による位相検出器の原理構成を示すブロ
ック図、第２図ないし第５は本発明による位相検出器の
互いに異なる実施例を示すブロック図、第６図は第５図
の実施例のパルスおよびレジスタ内容の経過例を示すタ
イムチャートである。 Ａ・・・クロツク周波数ｒに関係づけられているパルス
、Ｂ・・・クロック周波数ＦＴに関係づけられていない
パルス、φ・・・位相差、Ｍ・・・掛算器、１デイジタ
ル積分滞、Ａ，／ Ｄ・Ａ ．／ Ｄ変換器、ＴＰ・・
・ローパスフィルタ，Ｒｅｇｌ，Ｒｅｇ２・レジスタ、
Σ・・加算算器、ｉｎｖインバータ、ＲｅｇＰｈｌ，Ｒ
ｅｇＰｈ２．レジスタ、０・発振器、Ｐ・パルス発生部
。 ＦＩＧ
ック図、第２図ないし第５は本発明による位相検出器の
互いに異なる実施例を示すブロック図、第６図は第５図
の実施例のパルスおよびレジスタ内容の経過例を示すタ
イムチャートである。 Ａ・・・クロツク周波数ｒに関係づけられているパルス
、Ｂ・・・クロック周波数ＦＴに関係づけられていない
パルス、φ・・・位相差、Ｍ・・・掛算器、１デイジタ
ル積分滞、Ａ，／ Ｄ・Ａ ．／ Ｄ変換器、ＴＰ・・
・ローパスフィルタ，Ｒｅｇｌ，Ｒｅｇ２・レジスタ、
Σ・・加算算器、ｉｎｖインバータ、ＲｅｇＰｈｌ，Ｒ
ｅｇＰｈ２．レジスタ、０・発振器、Ｐ・パルス発生部
。 ＦＩＧ
Claims (1)
- 【特許請求の範囲】 １）一方はクロック周波数ｆＴに関係づけられていて他
方はクロック周波数ｆＴとは関係づけられていない２つ
のパルスの位相差を求めるためのデイジタル位相検出器
において、クロック周波数ｆＴに関係つけられていない
パルス（Ｂ）を導かれるΔ／Ｄ変換器の後段に、該Δ／
Ｄ変換器の出力信号に＋１または−１を掛算する切換え
可能な掛算器（Ｍ）を接続し、該掛算器の切換えはクロ
ック周波数ｆＴに関係づけられているパルス（Ａ）によ
って生ぜしめ、前記掛算器の後段に該掛算器の出力信号
を導かれるデイジタル積分器（１）を接続し、該ゲイジ
タル積分器の出力端から走査により位相差（φ）を得る
ことを特徴とするデイジタル位相検出器。 ２）前記デイジタル積分器（１）はレジスタ（Ｒｅｇｌ
）と加算器（Ｅ）からなることを特徴とする特許請求の
範囲第１項に記載のデイジタル位相検出器。 ３）前記掛算器（Ｍ）は制御可能なインバータ（Ｉｎｖ
．）からなることを特徴とする特許請求の範囲第１項ま
たは第２項に記載のデイジタル位相検出器。 ４）前記Ａ／Ｄ変換器はクロツク周波数ｆＴに関係づけ
られていないパルスＣＢ）のＬレベルとＨレベルとの間
にある多数の判定閾値を有することを特徴とする特許請
求の範囲第１項ないし第３項のいずれかに記載のデイジ
タル位相検出器。 ５）前記Ａ／Ｄ変換器は入力側にローパスフィルタを備
えていることを特徴とする特許請求の範囲第１項ないし
第４項のいずれかに記載のデイジタル位相検出器。 ６）前記Ａ／Ｄ変換器と前記掛算器（Ｍ）との間に、該
Ａ／Ｄ変換器の出力信号を有するレジスタ（Ｒｅへｐｈ
１）が接続されていることを特徴とする特許請求の範囲
第１項ないし第５項のいずれかに記載のデイジタル位相
検出器。 ７）前記デイジタル積分器（Ｉ）の出力側に、前記位相
差（φ）の値を有するジレスタ（Ｒｅｇ２が接続されて
いることを特徴とする特許請求の範囲第１項ないし第６
項のいずれかに記載のデイジタル位相検出器。 ８）前記掛算器（１４）の前段に、クロック周波数ｆＴ
に関係づけられていないパルス（Ｂ）かＬレベルのとき
にはデータ値−ｋを、当該パルスがＨレベルのときには
データ値＋Ｋを供給するコード変換器（ｃ）が接続され
ているて、前記掛算器（Ｍ）の後段には該掛算器から供
給されるデータ値のそれぞれに値ｋを加算する加算器（
Σ１）が接続されちることを特徴とする特許請求の範囲
第１項ないし第７項のいずれかに記載のデイジタル位相
検出器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833310581 DE3310581A1 (de) | 1983-03-23 | 1983-03-23 | Digitaler phasendetektor |
| DE3310581.2 | 1983-03-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59183380A true JPS59183380A (ja) | 1984-10-18 |
| JPH0664097B2 JPH0664097B2 (ja) | 1994-08-22 |
Family
ID=6194432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59054129A Expired - Fee Related JPH0664097B2 (ja) | 1983-03-23 | 1984-03-21 | デイジタル位相検出器 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0122491B1 (ja) |
| JP (1) | JPH0664097B2 (ja) |
| DE (2) | DE3310581A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3436192A1 (de) * | 1984-10-03 | 1986-04-10 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Phasenvergleichsschaltung |
| DE3579925D1 (de) * | 1985-12-12 | 1990-10-31 | Itt Ind Gmbh Deutsche | Digitale phasenmesschaltung. |
| ATE110471T1 (de) * | 1990-06-26 | 1994-09-15 | Siemens Ag | Verfahren zum messen kleiner phasendifferenzen und schaltungsanordnung zur durchführung des verfahrens. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3646362A (en) * | 1970-04-30 | 1972-02-29 | Rca Corp | Sample-and-hold circuit |
| FR2164544B1 (ja) * | 1971-12-21 | 1974-09-27 | Ibm France |
-
1983
- 1983-03-23 DE DE19833310581 patent/DE3310581A1/de not_active Withdrawn
-
1984
- 1984-03-19 DE DE8484103011T patent/DE3462629D1/de not_active Expired
- 1984-03-19 EP EP84103011A patent/EP0122491B1/de not_active Expired
- 1984-03-21 JP JP59054129A patent/JPH0664097B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0664097B2 (ja) | 1994-08-22 |
| DE3310581A1 (de) | 1984-09-27 |
| EP0122491A1 (de) | 1984-10-24 |
| DE3462629D1 (en) | 1987-04-16 |
| EP0122491B1 (de) | 1987-03-11 |
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