JPS59178759A - Multi-chip package - Google Patents
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Abstract
Description
【発明の詳細な説明】
発明の緘する技術分野
本発明は、高密度LSI (Large 5cale
Inte −gration )パッケージに関し、特
に複数個のICチップを高密度に搭載可能ならしめると
ともに接続配線上の信号伝搬速度を畠速化して高性能を
実現し、さらにLSIチップの発生する熱を極めて効率
的に放7iQできつるようにしたマルチチップLSIパ
ッケージに関する。DETAILED DESCRIPTION OF THE INVENTION Technical field to which the invention pertains The present invention relates to a high-density LSI (Large 5cale
In particular, with regard to integrated (Inte-gration) packages, we have made it possible to mount multiple IC chips at high density, increased the signal propagation speed on connection wiring to achieve high performance, and also made the heat generated by LSI chips extremely efficient. The present invention relates to a multi-chip LSI package that can be used in a wide range of 7iQ.
従来技術 従来、このf11+のマルチチップパッケージは。Conventional technology Conventionally, this f11+ multi-chip package.
Proceedings 1981 31 th
ElectronicComponents Con
fevenceの” ManufacturingTe
chnology of )Iigh C1rcu目D
ensityMul ti −Layer 5ubst
rates ” と題した論文の第337ページ F
lg、lOで示されているように。Proceedings 1981 31th
Electronic Components Con
fevence’s “ManufacturingTe”
chnology of )Iigh C1rcuD
strengthMulti-Layer 5ubst
Page 337 of the paper entitled “Rates” F
As indicated by lg, lO.
マルチテップパッケージの基鈑として、アルミナセラミ
ックのサブストレートを用い、この表面に多層の信号配
線層と1(1,源バス配線を形成してICチップを搭載
し、一方アルミナセラミック基板の裏面には、ICチッ
プの発生する熱を放散するためのヒートシンクを接着し
た構造のものである。An alumina ceramic substrate is used as the base plate of the multi-step package.On the surface of this substrate, multilayer signal wiring layers and source bus wiring are formed and an IC chip is mounted.On the other hand, the back side of the alumina ceramic substrate is , which has a structure in which a heat sink is bonded to dissipate the heat generated by the IC chip.
このような(′I4造の多層配線基鈑の場合、次のよう
な欠点がある。In the case of such a multilayer wiring board of ('I4 construction), there are the following drawbacks.
(1) 多層配線層の絶縁層にガラス・セラミック系
の無機絶はペーストを印刷し焼成し1ζものを使用して
いる。無機絶縁ペーストの比訪電率εrは一般に8〜9
の値ケとるため、この絶縁層上に形成される信号配線の
単位長あたりの信号伝搬遅延(ただしCは光の速度で
3.3 X I Q 10Cm/lX’c )td=9
ns/mf計算されるように一般の同軸ケーブルの 4
ns/m と比べて約2倍信号伝搬速度が遅い。(1) For the insulating layer of the multilayer wiring layer, a 1ζ glass/ceramic inorganic paste is printed and fired. The specific current visit rate εr of inorganic insulation paste is generally 8 to 9.
In order to take the value of , the signal propagation delay per unit length of the signal wiring formed on this insulating layer (where C is the speed of light)
3.3 X I Q 10Cm/lX'c )td=9
ns/mf is calculated as 4 for common coaxial cable.
The signal propagation speed is approximately twice as slow as ns/m.
(2) 配線層に例えは金ペーストを用いて、スクリ
ーン印刷によって形成する導体配線ケ用いているため、
配線幅と配線ピッチは50μm(ミクロン)および10
0μmが限度であり、これ以上の微細配線には適さない
。(2) Since the wiring layer is made of gold paste and the conductor wiring is formed by screen printing,
The wiring width and wiring pitch are 50 μm (microns) and 10
The limit is 0 μm, and it is not suitable for finer wiring.
+311cテツグの発生する熱は、アルミナセラミック
基板を介して裏面のヒートシンクに放熱すれる。一般に
アルミナセラミック基板は強度をもたせるために2mm
程度の板厚のものを使用しておシ、従って、ICチップ
の熱は板厚の大きいアルミナ基板に妨害されて、効率よ
くヒートシンクに放熱されない。The heat generated by the +311c test is radiated to the heat sink on the back side via the alumina ceramic substrate. Generally, alumina ceramic substrates are 2mm thick to provide strength.
Therefore, heat from the IC chip is blocked by the thick alumina substrate and cannot be efficiently radiated to the heat sink.
(4) マルチチップパッケージに入出力DNA子を
設ける。場合、(この例では詳述していないが)アルミ
ナセラミック基板の外面に形成することができない。何
故なら、アルミナセラミック基板の裏面には、全面にヒ
ートシンクが接πTされているためである。従って、入
出力端子は、アルミナセラミック基板の表面、すなわち
、配線およびICチップが搭載されている面に形成しな
ければならないわけであるが1表面には配線及びICナ
ツプが搭1111されているため基板全面から端子が取
り出すことができず従って多数の入出力端子を形成でき
ないという欠点がある。(4) Provide input/output DNA molecules in the multi-chip package. In some cases (not detailed in this example), it cannot be formed on the outer surface of an alumina ceramic substrate. This is because a heat sink is connected to the entire back surface of the alumina ceramic substrate. Therefore, input/output terminals must be formed on the surface of the alumina ceramic substrate, that is, the surface on which wiring and IC chips are mounted. There is a drawback that terminals cannot be taken out from the entire surface of the substrate, and therefore a large number of input/output terminals cannot be formed.
発明の目的
本発明の目的は、前記従来の実施例の欠点を解決し、信
号伝搬速度が高速でさらに微細配線を可能ならしめるこ
とによシ高密舵で、フェースダウンリードレステップキ
ャリアによp放熱効率が高く多数の入出力端子を形成で
きるようにしたマルチチップパッケージを提供すること
にある。OBJECTS OF THE INVENTION It is an object of the present invention to solve the drawbacks of the conventional embodiments and to enable a high signal propagation speed and finer wiring. An object of the present invention is to provide a multi-chip package that has high heat dissipation efficiency and can form a large number of input/output terminals.
発明の構成
本発明によるマルチチップパッケージは内部に電源およ
びグランド配線層を含み%裏面に格子状に立てられた入
出力ピンを有するアルミナセラミック基板と。Structure of the Invention The multi-chip package according to the present invention includes an alumina ceramic substrate that includes power supply and ground wiring layers inside and has input/output pins arranged in a grid on the back surface.
このアルミナセラミック基板の表面に形成された複数の
薄膜配線層と。A plurality of thin film wiring layers formed on the surface of this alumina ceramic substrate.
この複数の配線層の層間を絶縁する有機高分子材料によ
る複数の絶縁層と、前記薄膜配線層の最上層において、
接続搭載された裏面に複数の格子状端子パッドを有しか
つ、内部にフェースダウンで接続さねた’I’A B
I CチップおよびmJ記TABICチップを接着した
熱伝導性の良好な金籾カバーを有するリードレステップ
キャリアとを含む。In a plurality of insulating layers made of an organic polymer material that insulate between the plurality of wiring layers, and in the uppermost layer of the thin film wiring layer,
'I'A B' has multiple grid-shaped terminal pads on the back side and is connected face down inside.
It includes a reedless step carrier having a gold rice grain cover with good thermal conductivity to which an IC chip and an mJ TABIC chip are adhered.
発明の実施例
次に本発明について図面を参11’l して詳細に説明
する。Embodiments of the Invention Next, the present invention will be described in detail with reference to the drawings.
第1図を参照すると1本発明の一実施例は、アルミナセ
ラミック基板1.この基81の表面に形成された有機高
分子材料を使用した多層配線層2および複数のリードレ
ステップキャリア3がら病成されている。アルミナセラ
ミック基板lの外面には複数の入出力端子ピン11が周
知のろう付は技術によpアルミナセラミック基鈑lの裏
面に接着さオL取シつけられている。Referring to FIG. 1, one embodiment of the present invention shows an alumina ceramic substrate 1. A multilayer wiring layer 2 made of an organic polymer material and a plurality of lead-less step carriers 3 are formed on the surface of this base 81. On the outer surface of the alumina ceramic substrate 1, a plurality of input/output terminal pins 11 are bonded to the back surface of the alumina ceramic substrate 1 by a well-known brazing technique.
前記スルーホール配線12は、前記基板lの内部を裏面
から表面に貫通しておシ、前記入出力端子11を表面に
形成される配線に牝気的に接続するだめの配線である。The through-hole wiring 12 is a wiring that penetrates the inside of the substrate l from the back surface to the front surface and connects the input/output terminal 11 to the wiring formed on the front surface in an airtight manner.
前記基板1の内部に形成された電源配線層+3およびグ
ランド配線層14ば、前記入出力ピン11のうち市、臨
およびグランドに指定されているもののそれぞれと接続
され1表面に接続されるICチップに箱、源およびグラ
ンド電位を力えるためのものである。以上の説明から明
らかなように1本発明によるマルチチップパッケージは
裏面に複数個の入出力ピン11を有するアルミナセラミ
ック基板lと1表面に形成された有機高分子材料による
多層配線層2と前記多層配線層の表面に接続・接着され
た複数(17riのリードレステップキャリア3とから
構成されている。The power supply wiring layer +3 and the ground wiring layer 14 formed inside the substrate 1 are connected to the input/output pins 11 designated as input/output pins 11, pins, and ground, respectively, and are connected to one surface of the IC chip. It is used to connect the box, source and ground potential to the box. As is clear from the above description, the multi-chip package according to the present invention includes an alumina ceramic substrate l having a plurality of input/output pins 11 on the back surface, a multilayer wiring layer 2 made of an organic polymer material formed on the surface, and the multilayer It is composed of a plurality of (17ri) leadless step carriers 3 connected and bonded to the surface of the wiring layer.
外面の入出力ピン11のうち信号ビンとして使用される
ものはスルーホール配線12により基板lの表面に接続
され、さらに多層配線層2内の配線を接続されている。Among the input/output pins 11 on the outer surface, those used as signal bins are connected to the surface of the substrate 1 by through-hole wiring 12, and are further connected to the wiring in the multilayer wiring layer 2.
一方、前記入出力ピン11のうち、電源およびグランド
として使用されるも、のは、それぞれ前記セラミック基
板1の内部の電源配線層13およびグランド配線層14
と接続されている。On the other hand, among the input/output pins 11, those used as a power supply and a ground are a power supply wiring layer 13 and a ground wiring layer 14 inside the ceramic substrate 1, respectively.
is connected to.
多層配線層2内の信号配線は、リードレステップ・キャ
リア3のそれぞれのチップキャリア端子34のいずれか
の間およびリードレステップキャリア3のいずれかの信
号端子と入出力ピン11のいずれかを接続するためのも
のである。リードレステップキャリア3はチップキャリ
ア基板31.ICテップ32.チップキャリアカバー3
3と全備え。The signal wiring in the multilayer wiring layer 2 connects any one of the chip carrier terminals 34 of the lead-less step carrier 3 and any one of the signal terminals of the lead-less step carrier 3 and any of the input/output pins 11. It is for the purpose of The lead-less step carrier 3 has a chip carrier substrate 31. IC tip 32. Chip carrier cover 3
3 and full preparation.
ICテップ32はフェースダウンの状態でチップキャリ
ア基板31にリードボンディンダされ、さらにチップキ
ャリアカバー33にダイポ/デインクされている。チッ
プキャリアカバー33は熱伝導性の良好な金属1例えは
、鉄−ニッケル合金とか、コバルト−ニッケル合金など
からなっておシICテッグ32の発生する熱全極めて効
率よくカバー表面に伝えることができる。従って、チッ
プキャリアカバー33の表面にヒートシンクを取シつけ
てもよく、また、冷却用の液体が循環する熱交換器を取
りつけることもでき極めて効率の良い熱放散が可能とな
る。チップキャリアカバー33に接触あるいは接続され
る熱放散機構については。The IC chip 32 is lead-bonded to the chip carrier substrate 31 in a face-down state, and is further die-potted/deinked to the chip carrier cover 33. The chip carrier cover 33 is made of a metal with good thermal conductivity, such as an iron-nickel alloy or a cobalt-nickel alloy, so that all the heat generated by the IC chip 32 can be transmitted to the cover surface extremely efficiently. . Therefore, a heat sink may be attached to the surface of the chip carrier cover 33, or a heat exchanger in which cooling liquid circulates may be attached, making it possible to dissipate heat extremely efficiently. Regarding the heat dissipation mechanism that contacts or is connected to the chip carrier cover 33.
本発明の要旨とは関係なく第1図中には詳細には記載さ
れていない。It is not described in detail in FIG. 1, which is irrelevant to the gist of the present invention.
以上説明したように、第1図に示すような1本発明に係
るマルチチップパッケージによ91次のような秀れた特
徴を実現することができる。すなわち、
(1) 多層配線層の絶縁層に有機高分子系絶縁材料
、具体的にはポリイミドを使用する。本材料の比誘霜、
率ε、は3.5と低く、従って信号配線の信号伝搬時間
は、前述のように Ld=77r/Cよシtd=5.7
ns/m となり前述の従来の実施例の9ns/mに
比べて16倍の伝搬速度の改善ができる。As explained above, the following excellent features of the 91st order can be realized by one multi-chip package according to the present invention as shown in FIG. That is, (1) an organic polymer insulating material, specifically polyimide, is used for the insulating layer of the multilayer wiring layer. The specific frost of this material,
The rate ε is as low as 3.5, so the signal propagation time of the signal wiring is as described above, Ld=77r/C and td=5.7.
ns/m, which is a 16 times improvement in propagation speed compared to 9 ns/m in the conventional example described above.
(2) ホリイミドによる絶−線層の形成のために必
要な印加源1iは最大400℃である。従って、導体配
線に薄膜配線1例えは、クロム蒸着膜上に銅メッキを施
し、さらにクロム蒸着膜を形成したような金ペーストに
よる配線に比べて膜厚の薄い配線を形成することができ
る。従って、配線幅および配線ピッチも金ペーストによ
る厚膜配線の限界の50μm幅、100μmピッチに対
して20μm幅。(2) The application source 1i necessary for forming the non-wire layer of polyimide has a maximum temperature of 400°C. Therefore, if the conductor wiring is a thin film wiring, it is possible to form a thinner wiring than a wiring using gold paste, such as copper plating on a chromium vapor deposited film and further formation of a chromium vapor deposited film. Therefore, the wiring width and wiring pitch are 20 μm wide compared to the limit of 50 μm width and 100 μm pitch for thick film wiring using gold paste.
50μmピッチ程度の微細配線まで可能となり約2倍の
配線密度の向上が可能となる。It becomes possible to create fine wiring up to a pitch of about 50 μm, making it possible to improve the wiring density by about twice.
+311cテッフ320発生する熱は熱伝導性の良好な
金属よりなるチップキャリアカバー33を介して基板上
部に放熱される。チップキャリアカバー罠1例えはコバ
ルト−ニッケル合金を使用する場合、カバーの厚みを0
.5胴程度まで薄くしても十分な強度を得ることができ
るから、ヒートシンクまでの熱抵抗全前記従来の実施例
のアルミナ基板に比べて約4倍改善することができる。The heat generated by the +311c Teff 320 is radiated to the upper part of the board via the chip carrier cover 33 made of metal with good thermal conductivity. Chip carrier cover trap 1For example, when using cobalt-nickel alloy, the thickness of the cover should be set to 0.
.. Since sufficient strength can be obtained even if the thickness is reduced to about 5 cylinders, the total thermal resistance up to the heat sink can be improved by about 4 times compared to the alumina substrate of the conventional example.
何故なら、前記従来のアルミナ基板の場合には2mの板
厚が必要なのに比べて本発明の場合のチップキャリアカ
バー33は0.5 rnMでよく%また熱伝導率はアル
ミナ基板とコバルトニッケル合金の場合は#1ソ等しい
からである。This is because, compared to the conventional alumina substrate that requires a plate thickness of 2 m, the chip carrier cover 33 of the present invention may have a thickness of 0.5 rnM, and the thermal conductivity of the alumina substrate and cobalt-nickel alloy is 0.5 rnM. This is because the case #1 is equal.
(41人出力ピンll’にアルミナセラミック基板lの
裏面全面に設けることができる。従って、従来の実施例
のように基板の表面において外周に配置する場合に比べ
て入出力端子を形成できる面積を格段に多く取ることが
できるという利点がある。(41 output pins 11' can be provided on the entire back surface of the alumina ceramic substrate 1. Therefore, compared to the case where they are arranged on the outer periphery of the surface of the board as in the conventional embodiment, the area where input/output terminals can be formed is reduced. It has the advantage of being able to take much more.
第2図は1本発明に係るマルチチップパッケージでは、
ICチップ32がリードレステップキャリア32の内部
においてチップキャリア基鈑31上にフェースダウンで
リードボ/ゲイングされかつチップキャリアカバー33
の内面にダイボンディングされている。さらに、リード
レステップキャリア3は、多層配#i1層20表面にお
いてチップキャリア端子34によシ多層配FilF42
内の内部配線に接続されている。さらにアルミナセラミ
ック基板1の畏面の入出力ビン11はスルーホール配線
12によシ多層配線層2内の配線に接続されている。Figure 2 shows a multi-chip package according to the present invention.
The IC chip 32 is lead-boarded/gained face-down on the chip carrier board 31 inside the lead-less step carrier 32 and the chip carrier cover 33
is die-bonded to the inner surface. Furthermore, the leadless step carrier 3 is connected to the chip carrier terminal 34 on the surface of the multilayer #i1 layer 20 by the multilayer #i1 layer 20.
Connected to internal wiring inside. Furthermore, the input/output bins 11 on the front side of the alumina ceramic substrate 1 are connected to wiring in the multilayer wiring layer 2 through through-hole wiring 12.
第3図を参照すると、アルミナセラミックサブストレー
トlの内部には電源配線層13およびグランド配線層1
4のみならずさらに裏面の入出力ビン11と多層配線層
との間を接続するスルーホール配線12が含まれている
。このようなアルミナセラミック基板が周知のアルミナ
の生シートの多層積層法により形成できることはIEE
E’l’rhnsact 1ons on Compo
nents 、 )Iybrid 。Referring to FIG. 3, inside the alumina ceramic substrate l there is a power wiring layer 13 and a ground wiring layer 1.
4 as well as through-hole wiring 12 that connects between the input/output bin 11 on the back surface and the multilayer wiring layer. IEE has shown that such alumina ceramic substrates can be formed by the well-known multilayer lamination method of raw alumina sheets.
E'l'rhnsact 1oz on Compo
nents, ) Iybrid.
and Manufacturing Technol
ogy、 vol 。and Manufacturing Technology
ogy, vol.
C)IM’l’−3、No 、 l 、 March
1980089ページ”PnOCE88″の項および9
1ベージFi g、 3で示されている。多層配線IN
2は、前述のように。C) IM'l'-3, No, l, March
Page 1980089 "PnOCE88" section and 9
Shown in 1-page FIG. 3. Multilayer wiring IN
2 as mentioned above.
有機高分子材料よシなる絶縁膜21の上に形成した薄p
HiX導体による配線24および下層の前記スルーホー
ル配線との接続のための複数のグイアホール27とより
なる第1の配線層と、同様に絶縁膜22上に形成した薄
膜導体による配線25および前記配線24と配線25と
を接続するための複数のヴイアホール28を有する第2
の配線層と、絶縁膜23とその表面において前記リード
レスチップキャリア3のチップキャリア端子34を接続
するための複数の端子バッド26および前記端子バッド
26と前記配線25とを接続するためのグイアホール2
9とを備えた第3の配線層とから構成されている。従っ
て、多層配線N42により任意のリードレスチップキャ
リア3のテッフキャリア端子34相互を任意に、かつ任
意のチップキャリア端子34と任意の入出力ビン11の
それぞれを接続することができる。A thin film formed on an insulating film 21 made of an organic polymer material
A first wiring layer consisting of a wiring 24 made of a HiX conductor and a plurality of guia holes 27 for connection with the through-hole wiring in the lower layer, and a wiring 25 made of a thin film conductor and the wiring 24 similarly formed on the insulating film 22. A second wire having a plurality of via holes 28 for connecting the wire 25 and the wiring 25
, a plurality of terminal pads 26 for connecting the chip carrier terminals 34 of the leadless chip carrier 3 on the insulating film 23 and the surface thereof, and a guia hole 2 for connecting the terminal pads 26 and the wiring 25.
9 and a third wiring layer. Therefore, the TEF carrier terminals 34 of any leadless chip carrier 3 can be arbitrarily connected to each other, and any chip carrier terminal 34 and any input/output bin 11 can be connected to each other by the multilayer wiring N42.
第4図を参照すると、ICテップ32には、端子バンプ
311に対して周知のTAI3(TapeAutoma
ted Bonding )タイプのり一ド37がイン
ナリードボンディンダされたものを使用する。Referring to FIG. 4, the IC chip 32 has a well-known TAI3 (Tape Auto
ted Bonding) type glue 37 is used as an inner lead bonder.
従って第4図のリードレステップキャリアの組立はチッ
プキャリアザブストレー)31上にリード37がボ/デ
ィ/ダされた状態のICチップ32全フエースダウンの
状態におき、リード37とサブストレート31上のアウ
タリードポンディングパッド38の位詐ヲ合わせた後に
全リードを一括ボンデンダする。この状態においてIC
チップ32の全ての端子バンフ゛311はアウタリード
ボンデインク゛バッド381表面配1M39.チップキ
ャリアスルーホール配線310を介してチップキャリア
端子34の全てに導通接続される。Therefore, the assembly of the lead-less step carrier shown in FIG. After adjusting the position of the outer lead bonding pad 38, all the leads are bonded at once. In this state, the IC
All the terminal bumps 311 of the chip 32 have an outer lead bonding pad 381 surface layout of 1M39. It is electrically connected to all of the chip carrier terminals 34 via the chip carrier through-hole wiring 310.
チップキャリアカバー33には、ダイボンディング接着
剤35.サブストレート接着剤36を塗布しておき上記
ICチップ32がフェースダウンボンディングされたチ
ップキャリア基板31の上からかぶせてICチップ32
のダイと接触させる。The chip carrier cover 33 is coated with a die bonding adhesive 35. A substrate adhesive 36 is applied, and the IC chip 32 is placed over the chip carrier substrate 31 to which the IC chip 32 is face-down bonded.
contact with the die.
このあと、外部から接着剤35および36が固化するに
必要な熱を印加して接着を完了する。このようにして小
型でかつ放熱効率が極めて良好なリードレスチップキャ
リアを使用することにより前述の高密度、高性能なマル
チチップパッケージを構成することができる。Thereafter, heat necessary for solidifying the adhesives 35 and 36 is applied from the outside to complete the bonding. In this way, by using a leadless chip carrier that is small and has extremely good heat dissipation efficiency, the aforementioned high-density, high-performance multi-chip package can be constructed.
なお第4図の実施例のリードレスチップキャリアの詳細
については、昭和58年1月5日出細の特願昭58−3
19号明細■を参照されたい。For details of the leadless chip carrier of the embodiment shown in FIG.
Please refer to Item No. 19 (■).
発明の効果
本発明によるマルチチップパッケージには裏面全面に人
出力ビンケ有するセラミックサプストレ−トと表面に有
機高分子材料を用いた高速度の多1−配線と、ICチッ
プを直接ダイボンディングできる放熱特性の極めて良好
なカバーを有するリードレステップキャリアとから構成
することによシ高速、高密度、高放熱性、多端子のマル
チチップパッケージft実覗、できるという効果がある
。Effects of the Invention The multi-chip package according to the present invention has a ceramic substrate with a power output on the entire back surface, high-speed multi-layer wiring using an organic polymer material on the surface, and heat dissipation that allows direct die bonding of IC chips. By constructing a leadless step carrier having a cover with extremely good characteristics, it is possible to produce a multi-chip package with high speed, high density, high heat dissipation, and multiple terminals.
第1図は本発明の一笑施例を示す図、第2図は第1図に
示したマルチチップパッケージの斜波断面を示す図、第
3図は、第1図に示したサブストレートおよび多層配線
の斜波断面台示す図、および第4図は、第1図に示した
リードレスチップキャリアの詳細断面図である。
第1図から第4図において、1・・・・・・アルミナセ
ラCツクサブストレートS ll・・・・・・入出力ピ
ン、12・・・・・・スルーホール配線、13・・・・
・・電源配膣ノ1乞14・・・・・・ダラ/ド配線層、
2・・・・・・多層配線層、21・・・・・・第1層重
機高分子絶縁膜、22・・・・・・第2層有憬面分子絶
縁j換、23・・・・・・第3層重機高分子絶縁膜、2
4・・・・・・第1層薄膜配線、25・・・・・・第2
層薄1j〆配線、26・・・・・・表面端子パッド、2
7・・・・・・第Lj@ヴイアホール、28・・・・・
・第2層ヴイアホール。
29・・・・・・第3層ヴイアホール、3・・・・・・
リードレステップキャリア、31・・・・・・チップキ
ャリアサブストレート、32・・・・・・ICチップ、
33・・・・・・チップキャリアカバー、34・・・・
・・テップキャリア端子。
代理人 弁理士 内 原 □U。
ll
粥l閃
手続補正書(自発)
1・つ パ ・・
昭和 イい1¥1 月 [」
特許庁長官 殿
1、事件の表示 昭和58年 特 許 願第529
44号2、発明の名称 マルチチップパッケージ3、
補正をする者
事件との関係 出 願 人東京都港区芝1
1.1°[133音1′;)(423) 日本電気
株式会社
代表台 関本忠弘
4、代理人
〒108 東東部港区芝17. I’ l−137音
85; 住友−ユL11ビル′”* ′R$l+k
A k +11’J よ(6591)弁理1−
内厚 〒
電話東京(03)456−3111(大代表)\(連絡
先 r+*電気株式会社特許部)5、 補正の対象
(1)図 面
(2)明細書の特許請求の範囲の欄
(3)明細書の発明の詳細な説明の枦
6 補正の内容
(1)図面の第1図を新たな図面と差し換えます。
(2)別紙のとおシ
(3)明細書の発明の詳細な説明の欄を下記のようにf
il正します。
記
】 第4頁第5行目の記載「33」を「30」と訂正し
ます。
2 同頁第6行目の記載「9」を「lO」と訂正します
。
3 第8頁第3行目の記載「を」を「に」と訂正します
。
4 同頁第6行目の記載「金属」を「材料」と訂正しま
す。
5、同頁第6行目の記載「合金」を「合金あるいはべり
リア磁器」と訂正します。
6.第9頁第18行目の記載「57」をr 6.2 J
と訂正します。
7、 同頁同行目の記載「9」を「10」と訂正します
。
8 第10頁第4竹目の記載「な金」を「な、金」と訂
正します。
9、 同頁第11行目のFtl、+載「金属」を「材料
」と訂正します。
10 第11頁第9行目の記載「では」を「であり」
と訂正します。
代理人 弁理士 内 原 晋
特許請求の範囲
裏面に格子状に立てられた複数の入出力ビン。
内部において複数の電源およびグランド配線層。
および前記裏面の人出力ピンのそれぞれを12面から表
面に導通接続するだめの複数のスルーホール配線を含む
アルミナセラミック基板と、前記アルミナセラミック基
板の表面にめって、複数の薄膜導体配線1峠、前記薄膜
導体配線層間において相互を絶縁するための有機高分子
材料よシなる絶縁層、前記絶縁1@の内部において前記
配線層相互を導通接続するための複数のグイアホール、
および最上層において形成されたリードレスチップキャ
リアを接続するだめの複数の表面端子パッドを有し、前
記薄膜導体配線1峠とヴイアホールにより前記アルミナ
セラミック基板内のスルーホール配線のそれぞれおよび
前記表面端子パッドのそれぞれを相互にかつ任意に接続
できるような構造の多層配線層と、
前記多層配線層の表面上において配列されており、内1
都にTA、B ICチップをフェースダウンで搭載し
、複数個のチップキャリアyjM+を有するチップキャ
リア基板および熱伝尋性の良好な材料を用いた、ICチ
ップのダイが直間接着されたチップキャリアカバーを崩
し前記配線I−表面端子パッドのそれぞれと前記テップ
キャリア基板間面のチップキャリア端子のそれぞれとが
接続された複数個のり一ドレスチップキャリアとを含む
ことを特徴とするマルチチップパッケージ。
//
め/図FIG. 1 is a diagram showing a simple embodiment of the present invention, FIG. 2 is a diagram showing a diagonal cross section of the multi-chip package shown in FIG. 1, and FIG. 3 is a diagram showing the substrate and multilayer structure shown in FIG. 1. FIG. 4 is a detailed cross-sectional view of the leadless chip carrier shown in FIG. 1. In Figures 1 to 4, 1...Alumina ceramic substrate Sll...Input/output pin, 12...Through hole wiring, 13...
・・Power supply wiring layer 14...Dara/do wiring layer,
2... Multilayer wiring layer, 21... First layer heavy machinery polymer insulation film, 22... Second layer polygonal molecular insulation, 23... ...Third layer heavy machinery polymer insulation film, 2
4...First layer thin film wiring, 25...Second layer
Thin layer 1j〆Wiring, 26...Surface terminal pad, 2
7...No. Lj@Via Hall, 28...
・Second floor Via Hall. 29...3rd floor via hall, 3...
Leadless step carrier, 31...Chip carrier substrate, 32...IC chip,
33...Chip carrier cover, 34...
...Tep carrier terminal. Agent Patent Attorney Uchihara □U. ll Written amendment to the porridge procedure (voluntary) 1. Pa...Showa era 1 yen 1 month ['' Commissioner of the Patent Office 1, Indication of the case 1981 Patent Application No. 529
44 No. 2, Title of the invention: Multi-chip package 3,
Relationship with the case of the person making the amendment Applicant: Shiba 1, Minato-ku, Tokyo
1.1° [133 sounds 1';) (423) NEC Corporation representative Tadahiro Sekimoto 4, agent 17 Shiba, Minato-ku, Tobu, 108. I' l-137 sound 85; Sumitomo-U L11 Building'"* 'R$l+k
A k +11'J yo (6591) Patent attorney 1-
Atsushi Uchi 〒 Telephone Tokyo (03) 456-3111 (main representative) \ (Contact information r+* Denki Co., Ltd. Patent Department) 5. Subject of amendment (1) Drawings (2) Scope of claims in the specification ( 3) Detailed explanation of the invention in the specification 6 Contents of amendment (1) Figure 1 of the drawings will be replaced with a new drawing. (2) Attachment page (3) Fill out the column for detailed explanation of the invention in the specification as follows.
I'll correct it. Note] The entry "33" on page 4, line 5 will be corrected to "30". 2. The entry “9” in line 6 of the same page will be corrected to “lO”. 3. Correct the statement “wo” in the third line of page 8 to “ni”. 4. The entry "metal" in line 6 of the same page will be corrected to "material." 5. The statement "alloy" in the 6th line of the same page has been corrected to "alloy or Berria porcelain." 6. r 6.2 J for the entry “57” on page 9, line 18
I will correct it. 7. The entry "9" in the same item on the same page will be corrected to "10". 8 The entry "Na-kin" in the fourth row of page 10 is corrected to "Na-kin". 9. In line 11 of the same page, Ftl, + "metal" is corrected to "material." 10 Change “de” to “de” in line 9 of page 11
I will correct it. Agent Patent Attorney Susumu Uchihara Multiple input/output bins set up in a grid pattern on the back of the patent claims. Multiple power and ground wiring layers internally. and an alumina ceramic substrate including a plurality of through-hole wirings for conductively connecting each of the human output pins on the back side from the front side to the front side, and a plurality of thin film conductor wirings on the surface of the alumina ceramic substrate. , an insulating layer made of an organic polymer material for insulating each other between the thin film conductor wiring layers, a plurality of guia holes for electrically connecting the wiring layers inside the insulation 1@,
and a plurality of surface terminal pads for connecting the leadless chip carrier formed in the top layer, and each of the through-hole wiring in the alumina ceramic substrate and the surface terminal pads are formed by connecting the thin film conductor wiring 1 and the via hole. a multilayer wiring layer having a structure such that each of the multilayer wiring layers can be connected to each other and arbitrarily;
TA, B IC chip mounted face down, chip carrier substrate with multiple chip carriers yjM+, and chip carrier with IC chip die directly bonded using material with good thermal conductivity. A multi-chip package comprising a plurality of glue-dressed chip carriers in which each of the wiring I-front terminal pads and each of the chip carrier terminals on the surface between the tip carrier substrate are connected by breaking the cover. //Me/Figure
Claims (1)
に導通接続するだめの複数のスルーホール配線を含むア
ルミナセラミック基板と。 前記アルミナセラミック基板の表面にあって。 複数の薄膜導体配線層、前記薄膜導体配線層間において
相互を絶縁するだめの有機高分子材料よシなる絶縁層、
前記絶縁層の内部において前記配線層相互を導通接続す
るための複数のヴイアホール゛および最上層において形
成されたリードレステップキャリアを接続するための複
数の表面端子パッドを有し、前記薄11ハ導体配線IN
とグイアホールによりOjJ記アルミナセラミック基板
内のスルーホール配線のそれぞれおよび前記表面端子ノ
くラドのそれぞれを相互にかつ任意に接続できるような
構造の多層配線層と。 前記多層配線層の表面上において配列されており、内部
にTABICチップをフェースダウンで搭載し、裏面に
複数個の格子状テップキャリア端子を有するチップキャ
リア基板および熱伝導性の良好な材料を用いた。ICチ
ップのダイが直接接着されたチップキャリアカバーを有
し前記配線層表面端子パッドのそれぞれと前記チップキ
ャリア基板裏面のチップキャリア端子のそれぞれとが接
続された複数A同のリードレステップキャリアとを含む
ことを特徴とするマルチテツプノ<ツケージ。[Claims] A plurality of input/output bins arranged in a grid pattern on the back surface. Multiple power and ground wiring layers internally. and an alumina ceramic substrate including a plurality of through-hole wirings for electrically connecting each of the input/output bins on the back surface from the back surface to the front surface. On the surface of the alumina ceramic substrate. a plurality of thin film conductor wiring layers; an insulating layer made of an organic polymer material for insulating each other between the thin film conductor wiring layers;
It has a plurality of via holes for conductively connecting the wiring layers inside the insulating layer and a plurality of surface terminal pads for connecting a leadless step carrier formed in the uppermost layer, and the thin 11-layer conductor Wiring IN
and a multilayer wiring layer having a structure in which each of the through-hole wirings in the alumina ceramic substrate and each of the surface terminal holes can be connected to each other and arbitrarily by means of a Guia hole. The chip carrier substrate is arranged on the surface of the multilayer wiring layer, has TABIC chips mounted face down inside, and has a plurality of lattice-shaped tip carrier terminals on the back surface, and is made of a material with good thermal conductivity. . A plurality of A same leadless step carriers each having a chip carrier cover to which an IC chip die is directly adhered, and each of the terminal pads on the surface of the wiring layer and each of the chip carrier terminals on the back surface of the chip carrier substrate are connected. A multi-step cage characterized by including.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5294483A JPS59178759A (en) | 1983-03-29 | 1983-03-29 | Multi-chip package |
CA000450758A CA1229155A (en) | 1983-03-29 | 1984-03-28 | High density lsi package for logic circuits |
DE8484103423T DE3479463D1 (en) | 1983-03-29 | 1984-03-28 | High density lsi package for logic circuits |
EP84103423A EP0120500B1 (en) | 1983-03-29 | 1984-03-28 | High density lsi package for logic circuits |
US06/758,951 US4652970A (en) | 1983-03-29 | 1985-07-25 | High density LSI package for logic circuits |
US06/896,348 US4744007A (en) | 1983-03-29 | 1986-08-14 | High density LSI package for logic circuits |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5294483A JPS59178759A (en) | 1983-03-29 | 1983-03-29 | Multi-chip package |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59178759A true JPS59178759A (en) | 1984-10-11 |
JPS6159534B2 JPS6159534B2 (en) | 1986-12-17 |
Family
ID=12928975
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5294483A Granted JPS59178759A (en) | 1983-03-29 | 1983-03-29 | Multi-chip package |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59178759A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6269648A (en) * | 1985-09-24 | 1987-03-30 | Nec Corp | Multilayer interconnection substrate |
JPH0525497U (en) * | 1991-09-06 | 1993-04-02 | 株式会社三協精機製作所 | Small sound generator |
JPH06295977A (en) * | 1992-10-02 | 1994-10-21 | Internatl Business Mach Corp <Ibm> | Wiring for electric power and signal in electronic package |
-
1983
- 1983-03-29 JP JP5294483A patent/JPS59178759A/en active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6269648A (en) * | 1985-09-24 | 1987-03-30 | Nec Corp | Multilayer interconnection substrate |
JPH0525497U (en) * | 1991-09-06 | 1993-04-02 | 株式会社三協精機製作所 | Small sound generator |
JPH06295977A (en) * | 1992-10-02 | 1994-10-21 | Internatl Business Mach Corp <Ibm> | Wiring for electric power and signal in electronic package |
JPH084119B2 (en) * | 1992-10-02 | 1996-01-17 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Wiring board for electronic package |
Also Published As
Publication number | Publication date |
---|---|
JPS6159534B2 (en) | 1986-12-17 |
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