JPS59172057A - 情報授受制御方式 - Google Patents

情報授受制御方式

Info

Publication number
JPS59172057A
JPS59172057A JP58045483A JP4548383A JPS59172057A JP S59172057 A JPS59172057 A JP S59172057A JP 58045483 A JP58045483 A JP 58045483A JP 4548383 A JP4548383 A JP 4548383A JP S59172057 A JPS59172057 A JP S59172057A
Authority
JP
Japan
Prior art keywords
information
information processing
transfer
register
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58045483A
Other languages
English (en)
Inventor
Yuichi Endo
祐一 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58045483A priority Critical patent/JPS59172057A/ja
Publication of JPS59172057A publication Critical patent/JPS59172057A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163Interprocessor communication
    • G06F15/17Interprocessor communication using an input/output type connection, e.g. channel, I/O port

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は情報授受側(財)方式、特に二つの情報処理装
置の間に中継レジスタを介して情報の授受を制御する情
報授受制御方式に関する。
従来の情報授受制御方式は、二つの情報処理部の一方か
ら他方へそれぞれ片方向ごとに中継レジスタとこのレジ
スタの制御部とを備え、一方の情報処理部が他方の状態
に無関係て情報の転送及び処理を要求していたため、例
えば一つのデータを送シこの処理金費水中にこの処理に
関するデータの変更が生じたときこの変更要求に拘らず
変更前のデータによる処理結果が受付けられてしまう機
会があシ侍る。                  
   1ここで、従来の一例について図面を参照して説
明する。涼1図は従来の情報授受制御方式の一構成例を
示す機能ブロック図である。第1図において、二つの情
報処理部110−0.−1はそれぞれ中央処理部(CP
U)111−0.−1及び主記憶部(MM)112−0
.−1、これらに接続スルグロセノサバス113−0.
−1、並びにこのバス113−0.−1に一方が接続さ
れ他方がそれぞれレジスタ部120−0.−1に接続さ
れ一方に情報の転送を要求する情報送出部114−0、
−1及び他方に情報を受入れる情報受入部115−0.
−1を備えている。父、レジスタ部120−0.−1は
それぞれ、転送されるデータを情報送出部114−0.
−1からのデータ書込信号L)TST に従って書込み
、一時記憶したのち情報受入部115−0.−1からの
データ読取信号DTRDに従って読出されるレジスタ1
21−0゜−1及び送信側の情報送出部114−0.−
1から送られる転送開始信号STにより受信側の情報受
入部115−1.−0のそれぞれに転送要求信号REQ
金送ると共に発信側の情報送出部114−O,−1に閉
塞表示BSYを送り、且つデータの受入が完了したとき
、情報受入部115−1゜−0からデータの転送完了信
号R8Ti受けてレジスタ部120−0.−1を初期状
悲に復旧させるレジスタ制御部122−0.−1’e備
えている。
次に第2図のタイムチャートにより第1図における機能
ブロック間の情報授受手順の一例全第1図と併せ参照し
て説明する。第2図の上部奇号符号は第1図において同
一符号が付与された構成要素と同一の要素であることを
示す。情報処理部110−0が情報処理部110− I
 Kデータを送υ処理を要求するとき、まず情報送出部
114−0は閉塞表示B5Y2O1によりレジスタ部1
20−0の空き状態を知り空きであればデータ書込信号
DTST202を送シ込む。続いてデータの書込動作5
TORE203が実行され、書込みが終了したときに転
送開始信号5T204が情報送出部114−0からレジ
スタ部120−0に転送される。この転送開始信号5T
204が直ちに転送要求信号REQ205として情報処
理部110−1の情報受入部115−1に送られたとき
、f胃報受入部115−1はデータ読暇倍号DSRD2
06をレジスタ部120−0に送り、精、いてし・ジス
タ121−0から書込まれているデータのデータ断。
取動作READ 207が実行される。このデータの読
取りが終了すると情報受入部115−1は転送完了を示
す転送完了信号R8T2O8をレジスタ部12O−(l
こ送り、このレジスタ部12〇−〇と共に復則する。こ
の間、即ち転送開始16号STの受信から転送完了信号
Rsrの受信まで、レジスタ部120−0はデータ転送
先の情報送出部114−0に閉塞表示BSYの手段によ
り自己の閉塞ヲ衆示して、別処理に対するレジスタ部1
20−0の使用が不可能なことを通知する。イ也方、情
報処理部1]0−1から情報処理gU110−0へ前記
と逆方向に、レジスタ部120−1を介して悄′41t
を転送するときは、前記と同様で診m+符号の中のN−
0I+・°′−1・” 20 X ”をそれぞパ   
   れ”−1・パ−0°゛・“’ 21 X ”に変
更した手順となる。
上記の説明のように、情報の転送は両方向力;独立して
可能であるので、情報処理部110−Oi。
ら情報処理部110−1に要求された処理要求75玉情
報送出部114−0からレジスタ部120−0を介して
情報受入部115−1に転送され、情報処理部110−
1が処理実行した結果が情報送出部114−1からレジ
スタ部120−1’e介して情報受入部115−0に報
告転送される一連の動作は、逆方向の別の処理要求及び
結果報告と同時に並行して実行され得る。この状態では
、情報処理部110−1が、データの変更処理要求を識
別できる転送完了信号R8T2O8を転送する前に閉塞
表示BSY211によりレジスタ部120−1の空き状
態を知るときは、データ書込信号DTST212・デー
タ書込動作5TORE213・転送開始信号5T214
・転送要求信号REQ215・データ読取動作READ
 217・転送完了信号R8T218の一連の動作によ
りデータ変更の通知金堂けたにも拘らず変更前のデータ
による処理結果報告が実行される。
従来の情報授受ili!I御方式は二つの情報処理部間
に独立した両方向の情報転送路を持つように構成されて
いたのでデータの変更fc受けたのに拘らず、変更前の
i−夕による処理結果が報告されることがあるという問
題があった。
本発明の目的は、一つの双方向レジスタとこの制置手段
により上記問題点を除去し、関連する相互転送情@全確
認する手段が得られる情報授受制御方式を提供すること
にある。
本発明による情報授受制御方式は、二つの情報処理部が
情報授受制御部に備えられた中継レジスタを介してそれ
ぞれ相互に情報全授受する情報授受制御方式において、
二つの前記情報処理部に対して共通に設けられたレジス
タと、一方の前記情報処理部からの閉塞要求情報を受は
且つこの閉塞要求情報を受付は可能なときは二つの前記
情報処理部に自己の閉塞表示をなし、他方の前記情報処
理部から転送完了情報を受けたときはこの閉塞表示を消
去する閉塞表示手段及び二つの前記情報処理部から同時
に閉塞要求情@を受は且つこの閉塞要求情報を受付は可
能なときは所定の優先順位に従って二つの前記情報処理
部の一方のみを受付ける優先選択手段を含む閉塞管理部
と、二つの前記情報処理部の一方から情報の転送開始情
報金堂けたときは他方へ転送要求情報を送り、この転送
要求情報に回答される転送完了情報があったときは前記
レジスタの記憶を抹消する、二つの前記情報処理部のそ
れぞれに対応した、二つのレジスタ制御部とを、前記情
報授受制御部に備えたことを特徴とする。
次に本発明を実施例により第3図及び第4図を参照して
説明する。第3図は、本発明の情報授受制御方式の一実
施例を示す機能ブロック図である。
第3図において、二つの情報処理部310−0゜−1は
、そrtぞれ中央処理N (CP U ) 311−〇
、−1及び主記憶部(MM)312−0.−1、これら
を接続するプロセッサパス313−0.−1、並びてこ
のバス313−0.−11C−万が接Ve、てれ他方が
一つのレジスタ部320に接続されるレジスタ接続部3
14−0.−1を備えている。又、レジスタ部320は
、二つの情報処理部310−0、−1のそれぞれに同様
に接続され、転送されるデータをレジスタ接続部314
−0.−1からのデータ書込信号DTSTK従って書込
み、一時記憶したのちレジスタ接続部314−0.−1
からのデータ読取信号DTRDに従って読取られる双方
向レジスタ321と、−万の情報処理部310−〇又は
−1からデータの転送要求のため閉塞要求信号BYCK
を受は且つ受付可能なときは、二つの情報処理部310
−.0及び−1に自己の閉塞を表示し又他方の情報処理
部310−1又は−〇から転送完了1g号R8Ti受け
たときは前記自己の閉塞表示BSYを消去する閉塞表示
手段324及び二つの情報処理部310−0.−1のそ
れぞれから同時に閉塞要求信号BYCKを受は且つ受付
可能なときは所定の優先順位に従って二つの情報処理部
310−0.−1の一方のみを受付ける優先選択手段3
25を富む閉塞管理部323とをそれぞれ情報処理部3
10−0.−1に共通に設け、又二つの情報処理部31
0−0.−1の一方から情報の転送開始イぎ号STを受
けたときは他方へ転送要求信号REQを送り、この転送
要求信号REQに回答される転送完了信号R8Tがあっ
たときは前記レジスタ321の記憶を抹消する、二つの
情報処理部310−0.−1にそれぞれ対応した、二つ
のレジスタ制(財)部320−0.−1e備える。
次に第3図の各機能ブロックによる情報転送手順の一例
全第3図に併せ第4図のフローチャートをもって説明す
る。第4図の上部番号符号は、第3図において同一符号
が付与された構成要素、レジスタ接続部314−0.−
トレジスタ部320、を示す。情報処理部310−0が
情報処理部310−1にデータを送り、処理を要求する
とき、まずレジスタ接続部314−0が閉塞表示B S
 Y 401によシレジスタ部320の空状態を知ると
同時に閉塞管理部323の閉塞表示手段324に閉塞要
求情報BYCK 402奮送シ、閉塞表子手段324は
二つの情報処理部310−0.−1に閉幕表示BSYを
表示する。次いで、レジスタ接続部314−0はデータ
書込信号DTST403にレジスタ部320のレジスタ
321に送り書込動作5TORE404を実行する。書
込動作8TORE404に次いで転送開始信号ST40
5を受信したとき、レジスタ制御部320−0は転送要
求信号REQ406を情報処理部310−1のレジスタ
接続部314−1に転送し、この回答としてのデータ読
取信号DTRD 407の受信に続いてデータの読取動
作READ408が実行される。この読取動作READ
408が終了したときにレジスタ接続部314−1は転
送完了係号R8T409をレジスタ部320に担送し、
レジスタ制御部322−0はレジスタ部320を復旧さ
せると共に閉塞表示手段324の閉塞表示H8Yを復旧
する。他方、情報処理部310−1から情報処理部3]
0−0に、前記と逆方向に、レジスタ部32(l介して
情報を転送するときは、前記の診照符号中、−0″・H
、I+・40X″をそれぞi″−1″・6−〇″・” 
41 X ”に変更した同一手順である。
上記説明のよう(C1両方向の情報の転送(・ζ191
時1’I一つのレジスタ部320しか介し得ないので、
このレジスタ部320が占有式れている間は閉塞表示B
SYとすることにより′、+gに一つの処理しか扱い得
ない。このため、一つの情報処理部;31〇−〇からデ
ータの変更要求開始の閉塞要求イぎ号BYCI(402
を受信以後、情報処理部310−1から転送完了係号R
8T409を受信するまでは画情報処理部310−0.
−1共、レジスタ部320は別の情報転送には使用でき
ず且つ受13側の情報処理部310−1では転送完了係
号RS T 409発信時にはデータの変更が判明する
ので、変更すべきデータが処理済データ内に含まれたと
きは、処理済データは屏棄し、データ変更後再度処理を
実行する。
本実施例ではレジスタ接続部314−0.−]と閉塞管
理部323との間に閉塞要求信号BYCKを設けたが、
閉塞表示BSYと共用で一つの信号線を両刀向に使用す
る手段についても適用できる。
又信号線を韮列に示したが時分割制卸により一本化する
こともできる。
以上のように、本発明は、従来それぞれ逆方向VC接続
されていた二つのレジスタを一つにし、同時には一つの
内部処理すなわち転送処理のみが実行され、又一つの転
送要求が発生したとき、従来はそれぞれ発生元の情報処
理部のみレジスタ接続部の送出部の動作復旧に従ってこ
の自己の送出部に閉塞表示したもの金、両レジスタ接続
部に転送要求が発生したとき直ちにレジスタ部を起動し
閉塞し、画情報処理部が同時に起動しても優先して一方
のみを受付は他方は待合せる優先選択手段を備える。こ
の状態で、変更内接を含む情報の一つを受信するとへは
、この変更の適用が必要な結果報告の転送要求が生じて
も、転送準備のまま発信を待合せ、転送前に変更の適用
が必要と判明するので、再処理が実行きれる。従って、
変更を要する自答の結果報告の転送が減少しシステムと
しての処理能率が向上すると共に相互の転送情報が確認
されるという効果が得られる。
【図面の簡単な説明】
第1図は従来の情報授受制御方式の一構成例を示す機能
ブロック図、第2図は第1図における機能ブロック間の
情報授受手順を示すタイムチャート、第3図は本発明の
情報授受制御部式の一実施例を示す機能ブロック図、又
第4図は第3図における機能ブロック間の情報授受手順
を示すタイムチャートである。

Claims (1)

    【特許請求の範囲】
  1. 二つの情報処理部が情報授受制御部に備えられた中継レ
    ジスタを介してそれぞれ相互に情報を授受する情報授受
    制御方式において、二つの前記情報処理部に対して共通
    に設けられたレジスタと、−万の前記情報処理部からの
    閉塞要求情報を受は且つこの閉塞要求情@iを受付は可
    能なときは二つの前記情報処理部に自己の閉塞表示をな
    し、他方の前記情報処理部から転送完了情報を受けたと
    きはこの閉塞表示を消去する閉塞表示手段及び二つの前
    記情報処理部から同時に閉塞要求情報を受は且つこの閉
    塞要求情@iを受付は可能なときは所定の優先順位に従
    って二つの前記情報処理部の一方のみを受付ける優先選
    択手段を含む閉塞管理部と、二つの前記情報処理部の一
    方から情報の転送開始情報を受けたときは他方へ転送要
    求情報を送り、この転送要求情報に回答される転送完了
    情報があったときは前記レジスタの記憶を抹消する、二
    つの前記情報処理部のそれぞれに対応した、二つのレジ
    スタ制御部と金、前記情報授受制御部に備えたこと全特
    徴とする情報授受制御方式。
JP58045483A 1983-03-18 1983-03-18 情報授受制御方式 Pending JPS59172057A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58045483A JPS59172057A (ja) 1983-03-18 1983-03-18 情報授受制御方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58045483A JPS59172057A (ja) 1983-03-18 1983-03-18 情報授受制御方式

Publications (1)

Publication Number Publication Date
JPS59172057A true JPS59172057A (ja) 1984-09-28

Family

ID=12720641

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58045483A Pending JPS59172057A (ja) 1983-03-18 1983-03-18 情報授受制御方式

Country Status (1)

Country Link
JP (1) JPS59172057A (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5121449A (en) * 1974-08-16 1976-02-20 Hitachi Ltd Kiokusochino maruchiseigyohoshiki
JPS51100658A (ja) * 1975-03-03 1976-09-06 Hitachi Ltd

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5121449A (en) * 1974-08-16 1976-02-20 Hitachi Ltd Kiokusochino maruchiseigyohoshiki
JPS51100658A (ja) * 1975-03-03 1976-09-06 Hitachi Ltd

Similar Documents

Publication Publication Date Title
EP0681240B1 (en) Duplicate cache tag memory system
JP3579198B2 (ja) データ処理システム及びデータ処理方法
US5706432A (en) Mechanism for receiving messages at a coupling facility
US5878235A (en) Method and system for concurrent computer transaction processing
US6629179B1 (en) Message signaled interrupt generating device and method
CN87106353A (zh) 数字数据处理系统高速缓冲存储器内容的失效标记
JP2002510079A (ja) メモリ・インタフェース間で読み書きの順序付けられた実行を強制する方法と装置
JP2000514941A (ja) バスから収集されたデータに対するパリティ発生フライバルxor
JPH09171441A (ja) 二重化記憶装置の記憶一致方法および装置
US6256699B1 (en) Reliable interrupt reception over buffered bus
US4682285A (en) Universal coupling means
US6298420B1 (en) Coherent variable length reads from system memory
JP3431941B2 (ja) データ処理システムにおける命令の実行順序を決定する方法および装置
US5222219A (en) Pipeline computer system having write order preservation
JPH06131244A (ja) 共有メモリの非同期アクセス方式
US6209054B1 (en) Reliable interrupt reception over buffered bus
US6868469B2 (en) Data bridge and bridging
US20010013080A1 (en) Multiprocessor system and transaction control method for the same
CA2045063C (en) Dual interleaved output queue
JPS59172057A (ja) 情報授受制御方式
CN114168199B (zh) 读写操作多数据请求解耦电路结构及读写方法
JP2002108836A (ja) プロセッサシステム
US6625678B1 (en) Livelock avoidance method
US7051148B2 (en) Data transmission sequencing method associated with briding device and application system
JPH0981533A (ja) プロセッサ間データ転送方式及びプロセッサ間データ転送用リングバッファメモリ