JP2000514941A

JP2000514941A - バスから収集されたデータに対するパリティ発生フライバルｘｏｒ

Info

Publication number: JP2000514941A
Application number: JP10537872A
Authority: JP
Inventors: クレイマン，スティーブン・アール
Original assignee: ネットワーク・アプライアンス・インコーポレイテッド
Priority date: 1997-02-28
Filing date: 1998-02-27
Publication date: 2000-11-07
Also published as: HK1020624A1; CN1222986A; EP1310874A2; EP0927395B1; ATE240551T1; CN1242330C; DE69814579D1; WO1998038576A1; US5950225A; EP0927395A1; KR20000065071A; EP1310874A3; KR100352039B1; DE69814579T2; AU6671098A

Abstract

(57)【要約】この発明は、実質的な演算資源を消耗することなく、ＸＯＲ動作を実行するための方法および装置を提供する。特定化されたプロセッサーは、１組のディスクドライブと同じバスに結合され、その特定化されたプロセッサーは、ディスクドライブへのデータ転送およびそこからのデータ転送を検証し、そして、個別の転送を要求することなく、ディスクドライブへ及びそこから転送されるデータに対してＸＯＲ動作を行う。特定化されたプロセッサーは、ＸＯＲ動作のために使用されるＸＯＲアキュームレータを維持する。そのＸＯＲアキュームレータはＸＯＲ動作の結果を記録し、かつ、プロセッサーのコマンドを読み出す。そのＸＯＲアキュームレータは、各ＲＡＩＤストライプのために、選択された組のＲＡＩＤストライプのために１組のアキュームレータレジスタを含む。メモリ(アドレス可能な内部メモリ)は、１組のアキュームレータレジスタを各々選択されたＲＡＩＤストライプに関係付ける。

Description

【発明の詳細な説明】フライバイＸＯＲ発明の背景１．技術分野この発明は、格納システムに関する。２．関連した技術の説明公知の一つの格納システムとしては、データが多数のディスクドライブを横切て分配され、これらのディスクドライブの一つが、もしくはその格納ブロックの一つまたは複数がデータを消失したときに備え、修復可能となるように格納される、“ＲＡＩＤ”が公知である。後者の修復用としてデータを格納するためには、パリティ情報からデータを修復できるようにＲＡＩＤシステムはパリティ情報を伴ってデータを記録する。例えば一つのタイプのＲＡＩＤシステムでは、“ストライプ”として公知のユニットに、４ブロックにデータを、１ブロックにパリティ情報を記録するために、５個のディスクが一組として使用される。その分野で提起された一つは、パリティ情報を記録するＲＡＩＤシステムは、パリティ情報の演算を迅速にかつ頻繁に要求することである。例えばストライプに書き込む動作は少なくとも一組のパリティ情報が演算されることを要求する。パリティ情報を演算することはＸＯＲ(エクスクルーシィブオア)を実質的に使用する。これはかなりの演算用リソースのアローケーション、例えばプロセッサーサイクル、キャッシュロケーション、及びメモリアクセスサイクルのごときものを要求することが出来る。パリティ情報を演算するための一つの可能な技術は、ＸＯＲ機能を演算するためのプロセッサーを制御するためにソフトウエアを用いることである。この技術は、いくつかの選択的な設計を持ち、例えば、レジスタの競合や不必要な待機を避けるためにプロセッサーの命令をスケジュールをたてる試みを含み、又、不必要なメモリの伝達やプロセッサーによる不必要な待機を避けるためにキャッシュの失敗を減じる。この技術はパリティ情報の演算目標を達成できるが、かなりの演算用資源(プロセッサーサイクル、キャッシュロケーション、メモリ伝送)を要求するという欠点を抱える。パリティ情報を演算するための別の可能な技術は、ＸＯＲ動作を実行するために、独立したメモリとともに第二のプロセッサーを採用することである。この第二のプロセッサーは、ＤＭＡ動作により、メインメモリ(つまり第１のプロセッサーにより使用されるメモリ)に結合され、これにより、第１のプロセッサーを他の仕事に委ねる。この技術はパリティ情報の演算目標を達成できるが、第１のプロセッサーがそのいくつかの負荷を軽減できるとしても、これもまた実質的なメモリの伝送およびシステムバスの使用を要求するという欠点を持つ。従って、いくつかの演算用資源を消耗したとしても、ＸＯＲ動作を実行するための方法及びシステムを提供することは有利である。その利点は、特定のプロセッサーがメモリおよびディスクアクセスがシステムバスに伝送されるとき、それらのメモリ及びディスクアクセスを再検討し、ＸＯＲ動作を実行し、これらのＸＯＲ動作の結果を記録し、そしてこれらのＸＯＲ動作の結果をプロセッサーコマンド上に出力する、本発明の実施例により達成される。発明の概要この発明は、実質的な演算用リソースを消費することなく、ＸＯＲ動作を実行するための方法およびシステムを提供する。特定のプロセッサーが一組のディスクドライブと同じバスに結合され、その特定のプロセッサーは、ディスクドライブへのデータ転送およびディスクドライブからのデータ転送を検証し、そして、個々の転送を要求することなく、ディスクドライブへのデータ転送およびディスクドライブからのデータ転送の際にＸＯＲ動作を実行する。好ましい実施例では、特定のプロセッサーが、ＸＯＲ動作のために使用されるＸＯＲアキュームレータを維持し、そのアキュームレータはＸＯＲ動作の結果を記録し、そしてプロセッサーのコマンド上に読み出する。そのＸＯＲアキュームレータは、各ＲＡＩＤストライプのために、選択された一組のＲＡＩＤストライプのために一組のアキュームレータレジスタを含む。メモリ(アドレス可能な内部メモリのごき)は、一組のアキュームレータレジスタを選択された各々のＲＡＩＤストライプに関係させる。図面の簡単な説明図１はフライバイＸＯＲを実行するためのシステムのブロック図である。図２はフライバイＸＯＲを実行するためのシステムを動作するための方法を示すフローチャートである。図３は第１のフライバイＸＯＲ素子のブロック図である。図４は第２のフライバイＸＯＲ素子のブロック図である。次の実施例では本発明の好ましい実施例が好ましいプロセスおよびデータ構成に関して記述されている。しかしながら当業者であればこの明細書の通読後に本発明の実施例は、プログラム制御下で動作する一つまたはより多くの一般目的のプロセッサー(または特定用途のプロセッサー)を用いて実行でき、又、ここで開示された好ましいプロセスのステップおよびデータ構造の実行は、過度の経験や更なる発明を必要としないことが理解されよう。システム構成図１はフライバイＸＯＲを実行するためのシステムのブロック図を示す。システム１００は少なくとも一つのプロセッサー１１０、メモリ１２０、およびプロセッサー１１０とメモリ１２０を結合するためのシステムバス１３０を含む。単一のプロセッサー１１０が示されているが、いくつかの応用に対するむ好ましい実施例では一つのプロセッサー１１０より更に多くがシステムバス１３０に結合され、そしてプロセッサー１３０はそれぞれのプロセッサーと協働させるようにしてもよい。そのシステム１００は更に複数のディスクドライブ１４０と、ディスクドライブ１４０を制御し、かつ、中位のバス１６０を用いてディスクドライブ１４０とシステムバス１３０をデータ結合するために、少なくとも一つのディスクＩ／Ｏアダプタ１５０を含む。好ましい実施例では、中位のバス１６０は、公知の標準ＰＣＩバスとして規格化されたＰＣＩバスであり、ＰＣＩブリッジ１７０を用いてシステムバス１３０に結合される。好ましい実施例では中位のバス１６０はＰＣＩバスであったが本発明はＰＣＩバスや他の特定のタイプのバスの使用に制限されない。同様に中位のバス１６０はここでは更に３２ビットバスとして記述されているが本発明は３２ビットバスの使用に制限されず、６４ビットバスのような他のビット幅で実行することも可能である。このような変形は過度の経験や発明を要求しない。フライバイＸＯＲ素子１８０は、中位のバス１６０を用いる伝送データからデータを収集するために中位のバス１６０に結合されるそのフライバイＸＯＲ素子１８０は、ＸＯＲ動作の部分的および最終の結果をセーブするために、ＸＯＲバッファ１９０を用いる。プロセッサー１１０がメモリ１２０と一つまたは複数のディスクドライブ１４０との間でデータの転送を開始するとき、そのデータは、システムバス１３０、ＰＣＩブリッジ１７０および中位のバス１６０を使用して転送される。中位のバス１６０を使用してデータが転送されたとき、フライバイＸＯＲ素子１８０はデータを(データ転送を妨げることなく)読込み、そしてＸＯＲバッファ１９０内のＸＯＲアキュームレータ(図２参照)の一つに加算する。ＲＡＩＤストライプが全体あるいは部分的に読出し又は書き込まれたとき、システム１００のいかなる部分から別のリソースを要求することなく、フライバイＸＯＲ素子１８０は流動的にＲＡＩＤストライプに対する一組のパリティ情報を演算する。別のデータ転送が要求されず、又、プロセッサー１１０およびメモリ１２０はこれらのＸＯＲ動作を実行するために要求されない。プロセッサー１１０は、読み書きされるＲＡＩＤストライプ内の格納ブロックへパリティ情報が書き込まれるように指示されたとき、フライバイＸＯＲ素子１８０がＸＯＲバッファ１９０内の一つのＸＯＲアキュームレータから蓄積されたパリティ情報を読み出す。ＲＡＩＤストライプ内の一つのディスクドライブがＲＡＩＤストライプ内の一つの格納ブロックのすべてもしくは一部を喪失したとき、ＲＡＩＤストライプ内のデータを再構成もしくは修復するために、ＸＯＲバッファ１９０からの蓄積されたパリティ情報も使用され得る。システム動作図２はフライバイＸＯＲを実行するためのシステム動作の方法のフローチャートを示す。フライバイＸＯＲ１８０の動作の方法２００は、プロセッサー１１０、ディスクドライブ１４０およびフライバイＸＯＲ素子１８０により実行される連続したステップを含む。ポイント２１０では、システム１００はＲＡＩＤストライプ上でＸＯＲ動作を実行しようとしている。ステップ２２１では、プロセッサー１１０はメモリバッファをメモリ１２０内に位置させ、メモリバッファおよびひディスクドライブ１４０の一つへ転送されたもしくはそこから転送されたＤＭＡにセットアップする。ステップ２２２では、プロセッサー１１０はメモリバッファのメモリアドレスをフライバイＸＯＲ素子１８０へ転送し、そしてそのフライバイＸＯＲ素子１８０に対して、メモリバッファへ転送されるデータもしくはメモリバッファから転送されるデータを認識させる。又、プロセッサー１１０は、ＸＯＲ動作の結果を蓄積するために、ＸＯＲアキュームレータの一つをバッファ１９０内に位置させる。ステップ２２３ではＤＭＡの転送が実行される。フライバイＸＯＲ素子１８０は中位のバス１６０をモニターし、そしてメモリバッファへの転送またはメモリバッファからの転送を認識させるように試みる。フライバイＸＯＲ素子１８０がこのような転送を認識したとき、転送されたデータをコピーし、それを、(ＸＯＲ動作を実行することにより)関係したＸＯＲアキュームレータバッファ内の蓄積されたパリティ情報に加算する。認識されたメモリバッファに対するすべてのデータが転送されたとき、関係したＸＯＲアキュームレータバッファはＲＡＩＤストライプに対する演算されたパリティを保持する。ステップ２２４では、プロセッサー１１０は、フライバイＸＯＲ素子１８０が、蓄積されたパリティ情報を、関係するＸＯＲアキュームレータバッファからメモリ１１０内のメモリバッファまたはディスクドライブ１４０の一つの格納ブロックへ読み出すように指令する。いずれかの場合でフライバイＸＯＲ素子１８０からの読出しは、プロセッサーの読出しまたはディスクドライブ１４０の一つへのＤＭＡ転送により実行される。好ましい実施例では蓄積されたパリティ情報からの読出しは、関係したＸＯＲアキュームレータバッファをゼロにリセットさせる。ポイント２３０ではＲＡＩＤ上のＸＯＲ動作が完成され、システム１００は別のＲＡＩＤストライプを継続でき。好ましい実施例ではプロセッサー１１０は、ディスクドライブ１４０の一つからメモリ１２０内のメモリバッファへ実際にデータを転送することなく、ＸＯＲ動作を実行できる。この動作は、データが実際にメモリ１２０に記憶されないことを除き、あたかもメモリバッファに転送されるかのように実行されるので、ここではこの動作を“無”メモリバッファへの転送と称する。無メモリバッファへ転送できることは都合がよい。即ち、ＲＡＩＤストライプに対するディスク動作があるためであり、この動作時、ディスクドライブ１４０に格納されたとき、ＲＡＩＤストライプの格納ブロックのいくらかに読み書きするのが望ましいが、全体のＲＡＩＤストライプに対するパリティ情報を演算することは必要である。例えばＲＡＩＤストライプの単一の格納ブロックに書き込むことが望まれるとき、前記格納ブロックとパリティ情報格納ブロックの双方に書き込むことが必要である。公知のＲＡＩＤ格納システムでは、プロセッサーが新しいパリティ情報を演算できるようには、最初に現在のパリティとデータブロックとをディスクからメモリへ読み出す必要がある。しかしながらこの発明では、フライバイＸＯＲ素子１８０を用いてパリティ情報を演算するが、プロセッサー１１０やメモリ１２０の資源を使用することなく、これらのブロックを無メモリバッファに転送できる。更に好ましい実施例では、ＲＡＩＤストライプの単一の格納ブロックの書き込みは数ステップで実行される：(１)フライバイＸＯＲ素子１８０を用いてパリティ情報を蓄積できるように、古い格納ブロックデータおよび古いパリティブロックデータが無メモリバッファに転送される。(２)フライバイＸＯＲ素子１８０を用いて格納ブロックを書き込み、同時にパリティ情報を演算できるように、新しい格納ブロックデータが格納ブロックに書き込まれる。(３)蓄積されたパリティ情報がＸＯＲバッファ１９０からパリティ格納ブロックへ書き込まれる。プロセッサー１１０およびメモリ１２０の資源はこれらの動作で必要としない。無メモリバッファへの転送を行うために、ステップ２２１でプロセッサー１１０はメモリ１２０内にメモリバッファを位置させず、そしてディスクドライブ１４０の一つとメモリ１２０により認識されないメモリアドレスとの間に転送されたＤＭＡにデータをセットアップする。ステップ２２３では、メモリ１２０が無メモリバッファへの“転送された”データのいずれをも捕捉することなく、転送ＤＭＡ転送が実行され、そしてフライバイＸＯＲ素子１８０が中位バス１６０をモニターする。フライバイＸＯＲ素子図３はフライバイＸＯＲ素子１８０のブロック図を示す。第１のフライバイＸＯＲ素子１８０はバスインターフェイス３１０、タイミング及びコントロール素子３２０および連想メモリ(ＣＡＭ)３３０および関係する素子を含む。ＸＯＲバッファ１９０はフライバイＸＯＲ素子１８０に結合され、ランダムアクセスメモリ(ＲＡＭ)３４０、ＦＩＦＯ群３５０および関係する素子を含む。ＸＯＲバッファ１９０は概念的にＲＡＭ３４０を含み、好ましい実施例では、そのＲＡＭ３４０は外部ＲＡＭ回路を用いて実現され、一方、ＦＩＦＯ３５０および関係する素子はＡＳＩＣ内のフライバイＸＯＲ素子１８０の他の回路で実現される。バスインターフェイス３１０およびタイミング及びコントロール素子３２０はフライバイＸＯＲ素子１８０と中位のバス１６０との間にインターフェイスを与える。そのインターフェイスは中位のバス１６０により使用される制御信号を伝達する一組のコントロールパス３１１、０から３１ビットのバスアドレス値を伝達するバスアドレス(ＢＡ)パス３１２、０から３１ビットのバスデータ値を伝達するバスアドレス(ＢＡ)パス３１３を含む。ＰＣＩバスを用いる伝達はコンピュータのシステム設計の分野では公知である。中位バスがＰＣＩバス以外か32ビット幅以外の別の実施例では、バスデータ値は他のビット認識(０ないし６３ビットのごとく)を持ち、そしてＰＣＩ以外の他のバスプロトコルを用いて伝達を行う。ＸＯＲバッファ１９０はランダムアクセスメモリ(ＲＡＭ)３４０を含み、そのメモリは、一組の３２ＸＯＲアキュームレータバッファを備え、それらの各々は、４バイト(32ビット)幅、それゆえサイズが４Ｋバイとなる１０２４入力長である。従って３２までの異なるＲＡＩＤストライプが、フライバイＸＯＲ素子１８０により同時に実行されたＸＯＲ蓄積を持てる。ＸＯＲバッファ１９０は更にＦＩＦＯ群３５０を含み、ＲＡＭ３４０内の一つの３２ＸＯＲアキュームレータバッファ内でパリティ情報を蓄積できるように、このＦＩＦＯ群は、連続したワードのバスデータ値の入力とこれらの連続したワード上でＸＯＲ動作の実行を行なう。ＣＡＭ３３０は一組の２５６入力を与え、それらの各々は、ＲＡＭ３４０の３２ＸＯＲアキュームレータバッファの一つにの５ビットの関係したアドレスを有する２０ビットバスアドレス値に関係づける。そのＣＡＭ３３０は、ＣＡＭ３３０内の２５６入力の一つを選択するためのアドレス入力ポート３３１、ＣＡＭ３３０により適合されるべき２０ビットのタグを与えるための２０ビットタグポート３３２、２０ビットタグを有するＣＡＭ３３０により関係づけられた５ビット値を与えるための５ビット値ポート３３３、ライトコントロール信号を受け取るためのライトコントロールポート３３４およびマッチ(整合)コントロール信号を受け取るためのマッチコントロールポート３３５を備える。タイミング及びコントロール素子３２０は又、マッチコントロールポート３３５からマッチコントロール信号を受け取り、そしてＲＡＭ３４０をアドレスするために１５ビットＲＡＭアドレスパス(ＲＡ)を与え、そしてＣＡＭ３３０をコントロールするためにコントロールパス３１５に書き込む。バスアドレスパス３１２の１２から３１ビットおよびバスデータパス３１３の１２から３１ビット(このように各ケースで上位２０ビット)は、ＣＡＭマルチプレクサ３３６の入力に結合され、その出力はＣＡＭ３３０のタグポート３３２に結合されている。タグポート３３２は又、２０ビット出力を与え、その出力はドライバー３３７を用いてバスデータパス３１３に接続される。バリューポート３３３での関係した５ビット値はＸＯＲバッファ１９０に接続され、又、一対のドライバ３３８を用いてバスデータパス３１３に接続される。そのＸＯＲバッファ１９０はＲＡＭ３４０を含み、そのＲＡＭは、１５ビットＲＡＭアドレス値を受け取るためのＲＡＭアドレスポート３４１と、このＲＡＭ３４０内で関係した位置に格納される３２ビットＲＡＭデータを与えるためのＲＡＭデータポート３４２を含む。このＲＡＭ３４０は概念的に32個のＸＯＲアキュームレータバッファに分割され、それらの個々は１Ｋ３２ビットワード（つまり４Ｋバイト）を含み、そして各々は上位ＲＡＭアドレス値として５ビットＸＯＲアキュームレータバッファ数（０ないし３１）を持ちＲＡＭ３４０内で一組の位置を占める。バリューポート３３３での関係した５ビット値はＲＡＭアドレスポート３４１に結合され、ＲＡＭ３４０内のアドレス用ワードに対する上位５ビットを与える、バスアドレスパスの２ないし１１ビット（つまりアドレス用ワードに対する低位１０ビット）はＲＡＭ３４０内のアドレス用ワードに対する低位の１０ビットを与え、そしてこれもＲＡＭアドレスポート３４１に接続される。これにより、ＲＡＭ３４０はＲＡＭアドレスポート３４１にて１５ビットアドレスを受け取り、そして３２ビットデータワードをＲＡＭデータポート３４２に与える。ＲＡＭデータポート３４２は、ドライバ３５１を用いてバスデータパス３１３ (と同時にＦＩＦＯ群３５０の入力)と、ＦＩＦＯマルチプレクサ３５２の出力４と、ＦＩＦＯレジスタ３５３の入力部とに接続される。そのＦＩＦＯ群３５０はＸＯＲオペレータ３５４に接続される出力部を持ち、そのオペレータは、全３２ビットワード上でＸＯＲがパラレル動作を実行するために１組の３２ＸＯＲゲートを含む。このＦＩＦＯマルチプレクサ３５２はＸＯＲオペレータ３５４の出力部と“ゼロ”入力部３５５とに接続される。ステップ２２１およびステップ２２２にあるように新しいＲＡＩＤストライプのためのＸＯＲアキュームレータバッファを位置させるために、タイミング及びコントロール素子３２０は、ＣＡＭ３３０にメモリ１２０内のメモリバッファに対する２０ビットメモリアドレス(又、無メモリバッファに対する２０ビットメモリアドレス)をロードさせ、そして上記２０ビットメモリアドレスを３２ＸＯＲアキュームレータバッファの一つに対する５ビット識別子に関連づける。バスアドレス３１２の２〜９ビットはアドレス入力ポート３３１に接続され、ＣＡＭ３３０に対する新しい入力のアドレスを与える。そのＣＡＭマルチプレクサ３３６はタイミング及びコントロール素子３２０の制御下においてタグポート３３２へ接続するためのバスデータパス３１３を選択する。そのＣＡＭ３３０は、バスデータパス３１３からの１２〜３１ビットのバスデータ値を、特定化されたアドレスの新しい２０ビットタグをアドレス入力ポート３３１に、又、バスデータパス３１３からの０〜４ビットのバスデータ値輪新しい５ビット値として挿入する。プロセッサー１１０は診断目的のためにＣＡＭ３３０内で選択されたすべてを読むことが出来る。ステップ２２３にて中位のバス１６０をモニターするためにタイミングおよびコントロール素子３２０はタグポート３３２への接続のためにバスアドレスパス３１２を選択する。中位バス１６０上に表れたメモリアドレスの上位２０ビット (または無メモリバッファ内のアドレス)がＣＡＭ３３０内の２０ビットタグの一つに整合するとき、ＣＡＭ３３０はバスアドレスの１２〜３１ビットを整合させ、前記２０ビットタグ内の５ビット値に関係付ける。中位バス１６０上のデータ値が１ワードづつＦＩＦＯ群３５０へ読込まれるように、バスアドレスパス３１２の２〜１１ビットはＲＡＭ３４０内のＸＯＲアキュームレータバッファ内の個々のワードを選択するために使用されるが、関係した５ビット値は、ＲＡＭ３４０内の３２ＸＯＲアキュームレータバッファの一つを選択するために用いられる。ＲＡＭ３４０内のＸＯＲアキュームレータバッファをＦＩＦＯ群３５０内のデータに関連づけたデータに基づきＸＯＲ動作を実行できるように、タイミング及びコントロール素子３２０は、ＸＯＲオペレータ３５４を通じてＦＩＦＯ群３５０内の各ワードを、ＲＡＭ３４０からＦＩＦＯレジスタ３５３に読込まれた対応するワードに関連して連続させる。この後、タイミング及びコントロール素子３２０は、ＸＯＲ動作の結果がＲＡＭ３４０内の関係したＸＯＲアキュームレータバッファに書き戻されるようにする。ステップ２２４にて蓄積されたパリティ情報を読み出すために、タイミングおよびコントロール素子３２０は、ＲＡＭアドレスポート３４１への接続のためにバスアドレスパス３１２を選択し、ＲＡＭ３４０内のＸＯＲアキュームレータバッファ内の各ワードを順にバスデータパス３１３に読出し、一方、メモリ１２０へまたはディスクドライブ１４０の一つに対してＤＭＡ転送が起きる。ほとんど一般的には、ＤＭＡ転送はディスクドライブ１４０の一つに直接に転送されるが、もしプロセッサー１１０がパリティ情報を演算しなくてはならないとき、メモリ１２０に転送できる。プロセッサー１１０は診断目的のために直接にＲＡＭ３４０全体を読むこともでき、あるいは他にＸＯＲバッファ１９０内のパリティ情報を読むかあるいは動作することが望ましい。ＸＯＲアキュームレータバッファが一様のゼロ値にリセットされるように、タイミング及びコントロール素子３２０は同時にＲＡＭ３４０内のＸＯＲアキュームレータバッファ内の各ワードにゼロ値を書き込む。ＸＯＲバッファ１９０の内容と選択された情報との間でＸＯＲ動作を直接に行えるように、プロセッサー１１０はまたＲＡＭ３４０内の選択された位置に直接書き込む。これはステップ２２３で実行されるＸＯＲ動作に似る。しかしながら、ＣＡＭ３３０のバリューポート３３３からの５ビット値の出力のかわりに、バスデータパス３１３の１２〜１６ビットはＲＡＭアドレスポート３４１に接続される。好ましい実施例では、バスアドレスパス３１２上の値およびバスデータパス３１３は表３−１で示されるように使用される。表３−１ではアドレス範囲の値が１６進法で示され、選択されたビット幅はバスアドレス(ＢＡ)パス３１２およびバスデータ(ＢＤ)パス３１３で示される。表３−１アドレス範囲レジスタリード／ライトデータ／動作 000000..0000FF PCIバスレジスタリードライト PCIバスプロトコルで指定 010000..0103FF CAM入力リードライトリード又はライトCAM入力 BA<2:9>CAM入力番号 BD<0:4>XORアキュームレータ番号 BD<12:31>メモリバッファアドレス 100000..10FFFF XORアキュームレータバッファリード XORアキュームレータバッファをリード又はクリア BA<12:16>XORアキュームレータバッファ番号 BD<0:31>結果 100000..10FFFF XORアキュームレータバッファライト XORをXORアキュームレータバッファに導く BA<12:16>XORアキュームレータバッファ番号 BD<0:31>XORを導くためのデータ 000000..FFFFFF XORアキュームレータバッファ X フライバイXORリメモリバッファ BA<12:31>整合のためのメモリアドレス BD<0:31>フライバイXOR のためのデータ 200000..7FFFFF 無メモリバッファライトフライバイXORリヌルメモリバッファ BA<12:31>整合のためのメモリアドレス BD<0:31>フライバイXOR のためのデータ第２のフライバイＸＯＲ素子図４は第２のフライバイＸＯＲ素子のブロック図を示す。第２のフライバイＸＯＲ素子１８０及びＸＯＲバッファ１９０は第１のフライバイＸＯＲ素子１８０およびＸＯＲバッファ１９０と同様である。しかしながら第１のＳＲＡＭ４３０ＣＡＭ３３０の替わりに使用され、又、第2のＳＲＡＭ４４０はＲＡＭ３４０の替わりに使用される。第１のＸＯＲ素子１８０およびバッファ１９０に似るが、ＸＯＲバッファ１９０は概念的にＳＲＡＭ４３０を含み、好ましい実施例では、ＳＲＡＭ４３０は外部ＳＲＡＭ回路を使用して実現され、一方、ＸＯＲバッファ１９０の他の素子はＡＳＩＣ内のフライバイＸＯＲ素子１８０の他の回路で実現される。第２のフライバイＸＯＲ素子１８０に対するバスインタフェイス４１０は第1 のフライバイＸＯＲ素子１８０に対するバスインタフェイス３１０に同様であり、第２のフライバイＸＯＲ素子１８０は第１のフライバイＸＯＲ素子１８０に対するコントロール素子３２０と同様である。バスインタフェイス４１０およびタイミング及びコントロール素子４２０は同様にフライバイＸＯＲ素子１８０と中位バスとの間にインタフェイスを与える。そのインタフェイスは中位バス１６０により制御信号を伝達する１組のコントロールパス４１１、０〜３１のバスアドレス値を伝達するバスアドレス(ＢＡ)パス４１２、０〜３１のバスデータ値を伝達するバスデータ(ＢＡ)パス４１３を含む。第１のＳＲＡＭ４３０は５ビットワードメモリによる１メガワードを含み、そして第１のＳＲＡＭアドレス入力ポート４３１、ライトコントロール信号を受け取るためのライトコントロール入力ポート４３２および確定コントロール信号として使用される出力データビットを与えるための確定コントロール出力ポート４３４(ＳＲＡＭ４３０に対する付加的なデータビット出力)を含む。バスアドレスパス４１２の２〜２１ビットはＳＲＡＭマルチプレクサ４３５の第１の入力部に接続され、バスアドレスパス４１２の１２〜３１ビットはＳＲＡＭマルチプレクサ４３５の第２の入力部に接続され、そしてＳＲＡＭ４３５の出力部は第１のＳＲＡＭ入力ポート４３１に接続される。タイミング及びコントロール素子４２０はまた確定コントロール出力ポート４３４から確定コントロール信号を受信し、そして第２のＳＲＡＭ４４０をアドレスするために１５ビットＲＡＭアドレスパス(ＲＡ)と、第１のＳＲＡＭ４３０を制御するためのライトコントロールパス４１５を備える。ＸＯＲバッファ１９０は第２のＳＲＡＭ４４０を含み、このＳＲＡＭは、１５ビットの第２のＳＲＡＭアドレス値を受け取るための第２のＳＲＡＭアドレス入力ポート４４１および第２のＳＲＡＭ４４０内の関係した位置に格納された３２ビットのＳＲＡＭデータバリューを受け取るために第２のＳＲＡＭデータポート４４２を含む。ＲＡＭ３４０と同様に第２のＳＲＡＭ４４０は概念的に３２個のＸＯＲアキュームレータバッファに分割され、それらの各々は１Ｋ３２ビットワード(つまり４Ｋバイト)を含み、そして第２のＳＲＡＭ４４０内で１組の位置を占め、それらの各々は第２のＳＲＡＭアドレス値の上位ビットとして５ビットのＸＯＲアキュームレータバッファ番号(０〜３１)を持つ。５ビット値を２５６組の２０ビットタグの一つに関係づける替わりに、第１のＳＲＡＭ４３０は、各可能な２０ビットタグに対する一つの入力、各入力に対する確定したビットおよび確定したビットの組、５ビット値を有するこれらの入力に対する確定したビットを持つ。各２０ビットタグは、メモリ１２０(または無メモリバッファに対するアドレス)内のメモリバッファの可能な上位２０ビットアドレスを表す。各５ビット値は可能なＸＯＲアキュームレータバッファ数を表す。第１のＳＲＡＭデータポート４３３での関係した５ビット値は第２のＳＲＡＭアドレスポート４４１に結合され、そして第２のＳＲＡＭ４４０内のワードをアドレスするための上位５ビット値を与える。バスアドレスパス４１２の２〜１１ビット(つまり４ビットワードをアドレスするための低位１０ビット)は、第２のＳＲＡＭ４４０内のワードをアドレスするための低位１０ビットを与え、また、第２のＳＲＡＭアドレスポート４４１に結合される。これにより、第２のＳＲＡＭ４４０は、第２のＳＲＡＭアドレスポート４４１で１５ビット値を受け取り、そして３２ビットデータワードを第２のＳＲＡＭデータポート４４２に出力する。第２のＳＲＡＭデータポート４２は第１のレジスタ４５０と、ドライバ４５１を用いてバスデータパスバッファ４１３(およびまた第２のレジスタ４５２)とに結合される。第１のレジスタ４５０および第２のレジスタ４５２はＸＯＲオペレータ４５３の入力部に結合され、このオペレータは全体３２ビットワード上でパラレルでＸＯＲ動作を実行とするための１組の３２ＸＯＲゲートを含む。ＸＯＲオペレータ４５３の出力および“ゼロ”入力４５４はＸＯＲマルチプレクサ４５５の入力部に接続され、そのＸＯＲマルチプレクサ４５５の出力は第２のＳＲＡＭデータポート４４２に接続される。ステップ２２３にて中位のバスをモニターするために、タイミング及びコントロール素子４２０はバスアドレスパス４１２を選択して、第１のＳＲＡＭアドレス入力ポート４３１に接続する。確定したビットが上記位置にセットされ、第１のＳＲＡＭデータポート４３３が２０ビットメモリアドレスと関係したＸＯＲアキュームレータバッファに対して５ビット値を与えたとき、中位バス１６０上に現れるメモリアドレス(または無メモリ内のアドレス)の上位２０ビットは第１のＳＲＡＭ４３０をアドレスするために用いられる。関係した５ビット値は第２のＳＲＡＭ４４０内の３２ＸＯＲアキュームレータバッファの一つを選択するために用いられ、一方、バスアドレスパス４１２の２〜１１ビットは、第２のＳＲＡＭ４４０内のＸＯＲアキュームレータバッファにある個々のワードを選択するために用いられる。第２のＳＲＡＭ４４０内のデータ値は第１のレジスタ４５０へ１ワードづつ読み出され、一方、データ値は中位バス１６０から第２のレジスタ４５２へ１ワードづつコピーされる。ＸＯＲオペレータ４５３は、中位バス１６０を横切るデータを伴うＸＯＲアキュームレータバッファ内のデータでＸＯＲ動作を実行する。ＸＯＲオペレータ４５３からの出力は、ＳＲＡＭデータポート４４２を用いて第２のＳＲＡＭ４４０に書き戻される。第１のフライバイＸＯＲ素子１８０と同様に、ステップ２２４であるように、蓄積されたパリティ情報を読み出すために、タイミングおよびコントロール素子４２０は、第２のＳＲＡＭアドレスポート４４１を結合するためにバスアドレスパス４１２を選択し、第２のＳＲＡＭ４４０内のＸＯＲアキュームレータバッファ内の各ワードを順にバスデータパス４１３に読出し、一方、ＤＭＡ転送はメモリ１２０かディスクドライブ１４０の一つに対して起こる。第１のフライバイＸＯＲ素子１８０と同様に、プロセッサー１１０も、診断目的のために、あるいはもし読み出すかＸＯＲバッファ１９０内のパリティ情報全体で動作させることが望ましいならば、第２のＳＲＡＭ４４０入力を直接に読み出すことが出来る。第１のフライバイＸＯＲ素子１８０と同様に、タイミングおよびコントロール素子４２０は、第２のＳＲＡＭ４４０内のＸＯＲアキュームレータバッファにある各ワードへゼロを同時に書き込み、ＸＯＲアキュームレータバッファを一定のゼロ値にリセットさせる。フライバイＸＯＲ素子１８０と同様に、プロセッサー１１０は第２のＳＲＡＭ４４０内の選択された位置に直接書き込むこともでき、ＸＯＲバッファ１９０の内容と選択された情報との間でＸＯＲ動作を直接行う。第２のフライバイＸＯＲ素子１８０は付随的な特徴を持つ。すなわち、ＸＯＲアキュームレータバッファと結合できるメモリ１２０(又は無メモリバッファ)内のメモリバッファ数はＣＡＭ３３０内の入力数に制限されないことである。このことは任意の幅のＲＡＩＤストライプを使用でき、これにより、３２ＲＡＩＤストライプまで同時に使用できる。第２のフライバイＸＯＲ素子１８０は、第１のＳＲＡＭデータポート４３３の幅および第２のＳＲＡＭ４４０のサイズを変更することにより、ＸＯＲアキュームレータバッファの個数を変更するために変形することが出来る。好ましい実施例では、バスアドレスパス４１２およびバスデータパス上の値は表４−１に示されたように用いられる。表４−１では、アドレス範囲の値は１６進法で示され、選択されたビット範囲はバスアドレス(ＢＡ)パス３１２およびバスデータ(ＢＤ)パス３１３に対して示されている。表４−１アドレス範囲レジスタリード／ライトデータ／動作 000000..0000FF PCIバスレジスタリードライト PCIバスプロトコルで指定 010000..0103FF テーブル入力リードライトリード又はライトテーブル入力 BA<0:4>CAMアキュームレータ番号 BD<8>テーブル他入力値 BD<12:31>メモリバッファアドレス 100000..10FFFF XORアキュームレータバッファリード XORアキュームレータバッファをリード又はクリア BA<12:16>XORアキュームレータバッファ番号 BD<0:31>結果 100000..10FFFF XORアキュームレータバッファライト XORをXORアキュームレータバッファに導く BA<12:16>XORアキュームレータバッファ番号 BD<0:31>XORを導くためのデータ 000000..FFFFFF XORアキュームレータバッファ X フライバイXORリメモリバッファ BA<12:31>整合のためのメモリアドレス BD<0:31>フライバイXOR のためのデータ 200000..7FFFFF 無メモリバッファライトフライバイXORリヌルメモリバッファ BA<12:31>整合のためのメモリアドレス BD<0:31>フライバイXOR のためのデータ好ましい実施例第１のフライバイＸＯＲ素子およびその関係したＸＯＲバッファ１９０および第２０のフライバイＸＯＲ素子１８０およびその関係したＸＯＲバッファ１９０は好ましい実施例である。当業者であれば、この明細書の通読後、第１のフライバイＸＯＲ素子１８０およびその関係したＸＯＲバッファ１９０はいくつかの設計拘束に対して好ましく、又、第２のフライバイＸＯＲ素子１８０及びその関係したＸＯＲバッファ１９０は他の組の設計拘束に対して好ましいことが理解されよう。例えば第１のフライバイＸＯＲ素子１８０およびその関係したＸＯＲバッファ１９０は、比較的小さいが複雑なＣＡＭ３３０が比較的大きい付加的な外部ＳＲＡＭ４３０より安価な場合に好ましく、一方、第２のフライバイＸＯＲ素子１８０およびその関係したＸＯＲバッファ１９０は、反対の状況あるいはＲＡＩＤサブシステムに対するストライプが比較的広い場合に好ましい。別の実施例好ましい実施例をここで開示したが、本発明の内容、範囲および精神を留めた種種の変形が可能であり、これらの変形は当業者がこの明細書を通読後、明白になるであろう。

【手続補正書】【提出日】平成１１年１１月１９日（１９９９．１１．１９）【補正内容】明細書発明の名称バスから収集されたデータに対するパリティ発生フライバイＸＯＲ発明の背景１．技術分野この発明は、格納システムに関する。２．関連した技術の説明公知の一つの格納システムとしては、データが多数のディスクドライブを横切って分配され、これらのディスクドライブの一つが、もしくはその格納ブロックの一つまたは複数がデータを消失したときに備え、修復可能となるように格納される、“ＲＡＩＤ”が公知である。後者の修復用としてデータを格納するためには、パリティ情報からデータを修復できるようにＲＡＩＤシステムはパリティ情報を伴ってデータを記録する。例えば一つのタイプのＲＡＩＤシステムでは、“ ストライプ”として公知のユニットに、４ブロックにデータを、１ブロックにパリティ情報を記録するために、５個のディスクが一組として使用される。その分野で提起された一つの問題は、パリティ情報を記録するＲＡＩＤシステムは、パリティ情報の演算を迅速にかつ頻繁に要求することである。例えばストライプに書き込む動作は少なくとも一組のパリティ情報が演算されることを要求する。パリティ情報を演算することはＸＯＲ(エクスクルーシィブオア)を実質的に使用する。これはかなりの演算用資源のアローケーション、例えばプロセッサーサイクル、キャッシュロケーション、及びメモリアクセスサイクルのごときものを一般に要求する。パリティ情報を演算するための一つの可能な技術は、ＸＯＲ機能を演算するためのプロセッサーを制御するためにソフトウエアを用いることである。この技術は、いくつかの選択的な設計を持ち、例えば、レジスタの競合や不必要な待機を避けるためにプロセッサーの命令にスケジュールをたてる試みを含み、又、不必要なメモリの伝達やプロセッサーによる不必要な待機を避けるためにキャッシュの失敗を減じる。この技術はパリティ情報の演算目標を達成できるが、かなりの演算用資源(プロセッサーサイクル、キャッシュロケーション、メモリ伝送)を要求するという欠点を抱える。パリティ情報を演算するための別の可能な技術は、ＸＯＲ動作を実行するために、独立したメモリとともに第二のプロセッサーを採用することである。この第二のプロセッサーは、ＤＭＡ結合を用いて、メインメモリ(つまり第１のプロセッサーにより使用されるメモリ)に結合され、そしてＸＯＲ動作のための入力をＤＭＡ動作を用いてメモリから引き取り、これにより、第１のプロセッサーを他の仕事に委ねる。この技術はパリティ情報の演算目標を達成できるが、第１のプロセッサーがそのいくつかの負荷を軽減できるとしても、これもまた実質的なメモリの伝送およびシステムバスの使用を要求するという欠点を持つ。従って、より少ない演算用資源を消費するが、ＸＯＲ動作を実行するための方法及びシステムを提供することは有利である。その利点は、特定のプロセッサーがメモリおよびディスクアクセスがシステムバスに伝送されるとき、それらのメモリ及びディスクアクセスを再検討し、ＸＯＲ動作を実行し、これらのＸＯＲ動作の結果を記録し、そしてこれらのＸＯＲ動作の結果をプロセッサーコマンド上に出力する、本発明の実施例により達成される。発明の概要この発明は、実質的な演算用資源を消費することなく、ＸＯＲ動作さを実行するための方法およびシステムを提供する。特定のプロセッサーが一組のディスクドライブと同じバスに結合され、その特定のプロセッサーは、ディスクドライブへのデータ転送およびディスクドライブからのデータ転送を検証し、そして、個々の転送を要求することなく、ディスクドライブへのデータ転送およびディスクドライブからのデータ転送の際にＸＯＲ動作を実行する。好ましい実施例では、特定のプロセッサーが、ＸＯＲ動作のために使用されるＸＯＲアキュームレータを維持し、そのアキュームレータはＸＯＲ動作の結果を記録し、そしてプロセッサーのコマンド上に読み出す。そのＸＯＲアキュームレータは、各ＲＡＩＤストライプのために、選択された一組のＲＡＩＤストライプのために一組のアキュームレータレジスタを含む。メモリ(アドレス可能な内部メモリのごき)は、一組のアキュームレータレジスタを選択された各々のＲＡＩＤストライプに関係させる。図面の簡単な説明図１はフライバイＸＯＲを実行するためのシステムのブロック図である。図２はフライバイＸＯＲを実行するためのシステムを動作するための方法を示すフローチャートである。図３は第１のフライバイＸＯＲ素子のブロック図である。図４は第２のフライバイＸＯＲ素子のブロック図である。次の実施例では本発明の好ましい実施例が好ましいプロセスおよびデータ構成に関して記述されている。しかしながら当業者であればこの明細書の通読後に本発明の実施例は、プログラム制御下で動作する一つまたはより多くの一般目的のプロセッサー(または特定用途のプロセッサー)を用いて実行でき、又、ここで開示された好ましいプロセスのステップおよびデータ構造の実行は、過度の経験や更なる発明を必要としないことが理解されよう。システム構成図１はフライバイＸＯＲを実行するためのシステムのブロック図を示す。システム１００は少なくとも一つのプロセッサー１１０、メモリ１２０、およびプロセッサー１１０とメモリ１２０を結合するためのシステムバス１３０を含む。単一のプロセッサー１１０が示されているが、いくつかの応用に対する好ましい実施例では一つのプロセッサー１１０より更に多くがシステムバス１３０に結合され、そしてプロセッサー１１０はそれぞれのプロセッサーと協働させるようにしてもよい。そのシステム１００は更に複数のディスクドライブ１４０と、ディスクドライブ１４０を制御し、かつ、中位のバス１６０を用いてディスクドライブ１４０とシステムバス１３０をデータ結合するために、少なくとも一つのディスクＩ／Ｏアダプタ１５０を含む。好ましい実施例では、中位のバス１６０は、公知の標準ＰＣＩバスとして規格化されたＰＣＩバスであり、ＰＣＩブリッジ１７０を用いてシステムバス１３０に結合される。好ましい実施例では中位のバス１６０はＰＣＩバスであったが本発明はＰＣＩバスや他の特定のタイプのバスの使用に制限されない。同様に中位のバス１６０はここでは更に３２ビットバスとして記述されているが本発明は３２ビットバスの使用に制限されず、６４ビットバスのような他のビット幅で実行することも可能である。このような変形は過度の経験や発明を要求しない。フライバイＸＯＲ素子１８０は、中位のバス１６０を用いる伝送データからデータを収集するために中位のバス１６０に結合される。そのフライバイＸＯＲ素子１８０は、ＸＯＲ動作の部分的および最終の結果をセーブするために、ＸＯＲバッファ１９０を用いる。プロセッサー１１０がメモリ１２０と一つまたは複数のディスクドライブ１４０との間でデータの転送を開始するとき、そのデータは、システムバス１３０、ＰＣＩブリッジ１７０および中位のバス１６０を使用して転送される。中位のバス１６０を使用してデータが転送されたとき、フライバイＸＯＲ素子１８０はデータを(データ転送を妨げることなく)読込み、そしてＸＯＲバッファ１９０内のＸＯＲアキュームレータ(図２参照)の一つに加算する。ＲＡＩＤストライプが全体あるいは部分的に読出し又は書き込まれたとき、システム１００のいかなる部分から別の資源を要求することなく、フライバイＸＯＲ素子１８０は流動的にＲＡＩＤストライプに対する一組のパリティ情報を演算する。別のデータ転送が要求されず、又、プロセッサー１１０およびメモリ１２０はこれらのＸＯＲ動作を実行するために要求されない。プロセッサー１１０は、読み書きされるＲＡＩＤストライプ内の格納ブロックへパリティ情報が書き込まれるように指示されたとき、フライバイＸＯＲ素子１８０がＸＯＲバッファ１９０内の一つのＸＯＲアキュームレータから蓄積されたパリティ情報を読み出す。ＲＡＩＤストライプ内の一つのディスクドライブがＲＡＩＤストライプ内の一つの格納ブロックのすべてもしくは一部を喪失したとき、ＲＡＩＤストライプ内のデータを再構成もしくは修復するために、ＸＯＲバッファ１９０からの蓄積されたパリティ情報も使用され得る。システム動作図２はフライバイＸＯＲを実行するためのシステム動作の方法のフローチャートを示す。フライバイＸＯＲ１８０の動作の方法２００は、プロセッサー１１０、ディスクドライブ１４０およびフライバイＸＯＲ素子１８０により実行される連続したステップを含む。ポイント２１０では、システム１００はＲＡＩＤストライプ上でＸＯＲ動作を実行しようとしている。ステップ２２１では、プロセッサー１１０はメモリバッファをメモリ１２０内に位置させ、メモリバッファおよびディスクドライブ１４０の一つへ転送されたもしくはそこから転送されたＤＭＡにセットアップする。ステップ２２２では、プロセッサー１１０はメモリバッファのメモリアドレスをフライバイＸＯＲ素子１８０へ転送し、そしてそのフライバイＸＯＲ素子１８０に対して、メモリバッファへ転送されるデータもしくはメモリバッファから転送されるデータを認識させる。又、プロセッサー１１０は、ＸＯＲ動作の結果を蓄積するために、ＸＯＲアキュームレータの一つをバッファ１９０内に位置させる。ステップ２２３ではＤＭＡの転送が実行される。フライバイＸＯＲ素子１８０は中位のバス１６０をモニターし、そしてメモリバッファへの転送またはメモリバッファからの転送を認識させるように試みる。フライバイＸＯＲ素子１８０がこのような転送を認識したとき、転送されたデータをコピーし、それを、(ＸＯＲ動作を実行することにより)関係したＸＯＲアキュームレータバッファ内の蓄積されたパリティ情報に加算する。認識されたメモリバッファに対するすべてのデータが転送されたとき、関係したＸＯＲアキュームレータバッファはＲＡＩＤストライプに対する演算されたパリティを保持する。ステップ２２４では、プロセッサー１１０は、フライバイＸＯＲ素子１８０が、蓄積されたパリティ情報を、関係するＸＯＲアキュームレータバッファからメモリ１１０内のメモリバッファまたはディスクドライブ１４０の一つの格納ブロックへ読み出すように指令する。いずれかの場合でフライバイＸＯＲ素子１８０からの読出しは、プロセッサーの読出しまたはディスクドライブ１４０の一つへのＤＭＡ転送により実行される。好ましい実施例では蓄積されたパリティ情報からの読出しは、関係したＸＯＲアキュームレータバッファをゼロにリセットさせる。ポイント２３０ではＲＡＩＤ上のＸＯＲ動作が完成され、システム１００は別のＲＡＩＤストライプを継続できる。好ましい実施例ではプロセッサー１１０は、ディスクドライブ１４０の一つからメモリ１２０内のメモリバッファへ実際にデータを転送することなく、ＸＯＲ動作を実行できる。この動作は、データが実際にメモリ１２０に記憶されないことを除き、あたかもメモリバッファに転送されるかのように実行されるので、ここではこの動作を“無”メモリバッファへの転送と称する。無メモリバッファへ転送できることは都合がよい。即ち、ＲＡＩＤストライプに対するディスク動作があるためであり、この動作時、ディスクドライブ１４０に格納されたとき、ＲＡＩＤストライプの格納ブロックのいくらかに読み書きするのが望ましいが、全体のＲＡＩＤストライプに対するパリティ情報を演算することは必要である。例えばＲＡＩＤストライプの単一の格納ブロックに書き込むことが望まれるとき、前記格納ブロックとパリティ情報格納ブロックの双方に書き込むことが必要である。公知のＲＡＩＤ格納システムでは、プロセッサーが新しいパリティ情報を演算できるようには、最初に現在のパリティとデータブロックとをディスクからメモリへ読み出す必要がある。しかしながらこの発明では、フライバイＸＯＲ素子１８０を用いてパリティ情報を演算するが、プロセッサー１１０やメモリ１２０の資源を使用することなく、これらのブロックを無メモリバッファに転送できる。更に好ましい実施例では、ＲＡＩＤストライプの単一の格納ブロックの書き込みは数ステップで実行される：(１)フライバイＸＯＲ素子１８０を用いてパリティ情報を蓄積できるように、古い格納ブロックデータおよび古いパリティブロックデータが無メモリバッファに転送される。(２)フライバイＸＯＲ素子１８０を用いて格納ブロックを書き込み、同時にパリティ情報を演算できるように、新しい格納ブロックデータが格納ブロックに書き込まれる。(３)蓄積されたパリティ情報がＸＯＲバッファ１９０からパリティ格納ブロックへ書き込まれる。プロセッサー１１０およびメモリ１２０の資源はこれらの動作で必要としない。無メモリバッファへの転送を行うために、ステップ２２１でプロセッサー１１０はメモリ１２０内にメモリバッファを位置させず、そしてディスクドライブ１４０の一つとメモリ１２０により認識されないメモリアドレスとの間に転送されたＤＭＡにデータをセットアップする。ステップ２２３では、メモリ１２０が無メモリバッファへの“転送された”データのいずれをも捕捉することなく、転送ＤＭＡ転送が実行され、そしてフライバイＸＯＲ素子１８０が中位バス１６０をモニターする。フライバイＸＯＲ素子図３はフライバイＸＯＲ素子１８０のブロック図を示す。第１のフライバイＸＯＲ素子１８０はバスインターフェイス３１０、タイミング及びコントロール素子３２０および連想メモリ(ＣＡＭ)３３０および関係する素子を含む。ＸＯＲバッファ１９０はフライバイＸＯＲ素子１８０に結合され、ランダムアクセスメモリ(ＲＡＭ)３４０、ＦＩＦＯ群３５０および関係する素子を含む。ＸＯＲバッファ１９０は概念的にＲＡＭ３４０を含み、好ましい実施例では、そのＲＡＭ３４０は外部ＲＡＭ回路を用いて実現され、一方、ＦＩＦＯ３５０および関係する素子はＡＳＩＣ内のフライバイＸＯＲ素子１８０の他の回路で実現される。バスインターフェイス３１０およびタイミング及びコントロール素子３２０はフライバイＸＯＲ素子１８０と中位のバス１６０との間にインターフェイスを与える。そのインターフェイスは中位のバス１６０により使用される制御信号を伝達する一組のコントロールパス３１１、０から３１ビットのバスアドレス値を伝達するバスアドレス(ＢＡ)パス３１２、０から３１ビットのバスデータ値を伝達するバスアドレス(ＢＡ)パス３１３を含む。ＰＣＩバスを用いる伝達はコンピュータのシステム設計の分野では公知である。中位バスがＰＣＩバス以外か３２ビット幅以外の別の実施例では、バスデータ値は他のビット認識(０ないし６３ビットのごとく)を持ち、そしてＰＣＩ以外の他のバスプロトコルを用いて伝達を行う。ＸＯＲバッファ１９０はランダムアクセスメモリ(ＲＡＭ)３４０を含み、そのメモリは、一組の３２ＸＯＲアキュームレータバッファを備え、それらの各々は、４バイト(32ビット)幅、それゆえサイズが４Ｋバイトとなる１０２４入力長である。従って３２までの異なるＲＡＩＤストライプが、フライバイＸＯＲ素子１８０により同時に実行されたＸＯＲ蓄積を持てる。ＸＯＲバッファ１９０は更にＦＩＦＯ群３５０を含み、ＲＡＭ３４０内の一つの３２ＸＯＲアキュームレータバッファ内でパリティ情報を蓄積できるように、このＦＩＦＯ群は、連続したワードのバスデータ値の入力とこれらの連続したワード上でＸＯＲ動作の実行を行なう。ＣＡＭ３３０は一組の２５６入力を与え、それらの各々は、ＲＡＭ３４０内の３２ＸＯＲアキュームレータバッファの一つにの５ビットの関係したアドレスを有する２０ビットバスアドレス値に関係づける。そのＣＡＭ３３０は、ＣＡＭ３３０内の２５６入力の一つを選択するためのアドレス入力ポート３３１、ＣＡＭ３３０により適合されるべき２０ビットのタグを与えるための２０ビットタグポート３３２、２０ビットタグを有するＣＡＭ３３０により関係づけられた５ビット値を与えるための５ビット値ポート３３３、ライトコントロール信号を受け取るためのライトコントロールポート３３４およびマッチ(整合)コントロール信号を受け取るためのマッチコントロールポート３３５を備える。タイミング及びコントロール素子３２０は又、マッチコントロールポート３３５からマッチコントロール信号を受け取り、そしてＲＡＭ３４０をアドレスするために１５ビットＲＡＭアドレスパス(ＲＡ)を与え、そしてＣＡＭ３３０をコントロールするためにコントロールパス３１５に書き込む。バスアドレスパス３１２の１２から３１ビットおよびバスデータパス３１３の１２から３１ビット(このように各ケースで上位２０ビット)は、ＣＡＭマルチプレクサ３３６の入力に結合され、その出力はＣＡＭ３３０のタグポート３３２に結合されている。タグポート３３２は又、２０ビット出力を与え、その出力はドライバー３３７を用いてバスデータパス３１３に接続される。バリューポート３３３での関係した５ビット値はＸＯＲバッファ１９０に接続され、又、一対のドライバ３３８を用いてバスデータパス３１３に接続される。そのＸＯＲバッファ１９０はＲＡＭ３４０を含み、そのＲＡＭは、１５ビットＲＡＭアドレス値を受け取るためのＲＡＭアドレスポート３４１と、このＲＡＭ３４０内で関係した位置に格納される３２ビットＲＡＭデータを与えるためのＲＡＭデータポート３４２を含む。このＲＡＭ３４０は概念的に３２個のＸＯＲアキュームレータバッファに分割され、それらの個々は１Ｋ３２ビットワード（つまり４Ｋバイト）を含み、そして各々は上位ＲＡＭアドレス値として５ビットＸＯＲアキュームレータバッファ数（０ないし３１）を持ちＲＡＭ３４０内で一組の位置を占める。バリューポート３３３での関係した５ビット値はＲＡＭアドレスポート３４１に結合され、ＲＡＭ３４０内のアドレス用ワードに対する上位５ビットを与える、バスアドレスパスの２ないし１１ビット（つまりアドレス用ワードに対する下位１０ビット）はＲＡＭ３４０内のアドレス用ワードに対する下位の１０ビットを与え、そしてこれもＲＡＭアドレスポート３４１に接続される。これにより、ＲＡＭ３４０はＲＡＭアドレスポート３４１にて１５ビットアドレスを受け取り、そして３２ビットデータワードをＲＡＭデータポート３４２に与える。ＲＡＭデータポート３４２は、ドライバ３５１を用いてバスデータパス３１３ (と同時にＦＩＦＯ群３５０の入力)と、ＦＩＦＯマルチプレクサ３５２の出力と、ＦＩＦＯレジスタ３５３の入力部とに接続される。そのＦＩＦＯ群３５０はＸＯＲオペレータ３５４に接続される出力部を持ち、そのオペレータは、全３２ビットワード上でＸＯＲがパラレル動作を実行するために１組の３２ＸＯＲゲートを含む。このＦＩＦＯマルチプレクサ３５２はＸＯＲオペレータ３５４の出力部と“ゼロ”入力部３５５とに接続される。ステップ２２１およびステップ２２２にあるように新しいＲＡＩＤストライプのためのＸＯＲアキュームレータバッファを位置させるために、タイミング及びコントロール素子３２０は、ＣＡＭ３３０にメモリ１２０内のメモリバッファに対する２０ビットメモリアドレス(又、無メモリバッファに対する２０ビットメモリアドレス)をロードさせ、そして上記２０ビットメモリアドレスを３２ＸＯＲアキュームレータバッファの一つに対する５ビット識別子に関連づける。バスアドレスパス３１２の２〜９ビットはアドレス入力ポート３３１に接続され、ＣＡＭ３３０に対する新しい入力のアドレスを与える。そのＣＡＭマルチプレクサ３３６はタイミング及びコントロール素子３２０の制御下においてタグポート３３２へ接続するためのバスデータパス３１３を選択する。そのＣＡＭ３３０は、バスデータパス３１３からの１２〜３１ビットのバスデータ値を、特定化されたアドレスの新しい２０ビットタグをアドレス入力ポート３３１に、又、バスデータパス３１３からの０〜４ビットのバスデータ値を新しい５ビット値として挿入する。プロセッサー１１０は診断目的のためにＣＡＭ３３０内で選択されたすべてを読むことが出来る。ステップ２２３にて中位のバス１６０をモニターするためにタイミングおよびコントロール素子３２０はタグポート３３２への接続のためにバスアドレスパス３１２を選択する。中位バス１６０上に表れたメモリアドレスの上位２０ビット (または無メモリバッファ内のアドレス)がＣＡＭ３３０内の２０ビットタグの一つに整合するとき、ＣＡＭ３３０はバスアドレスの１２〜３１ビットを整合させ、前記20ビットタグ内の５ビット値に関係付ける。中位バス１６０上のデータ値が１ワードづつＦＩＦＯ群３５０へ読込まれるように、バスアドレスパス３１２の２〜１１ビットはＲＡＭ３４０内のＸＯＲアキュームレータバッファ内の個々のワードを選択するために使用されるが、関係した５ビット値は、ＲＡＭ３４０内の３２ＸＯＲアキュームレータバッファの一つを選択するために用いられる。ＲＡＭ３４０内のＸＯＲアキュームレータバッファをＦＩＦＯ群３５０内のデータに関連づけたデータに基づきＸＯＲ動作を実行できるように、タイミング及びコントロール素子３２０は、ＸＯＲオペレータ３５４を通じてＦＩＦＯ群３５０内の各ワードを、ＲＡＭ３４０からＦＩＦＯレジスタ３５３に読込まれた対応するワードに関連して連続させる。この後、タイミング及びコントロール素子３２０は、ＸＯＲ動作の結果がＲＡＭ３４０内の関係したＸＯＲアキュームレータバッファに書き戻されるようにする。ステップ２２４にて蓄積されたパリティ情報を読み出すために、タイミングおよびコントロール素子３２０は、ＲＡＭアドレスポート３４１への接続のためにバスアドレスパス３１２を選択し、ＲＡＭ３４０内のＸＯＲアキュームレータバッファ内の各ワードを順にバスデータパス３１３に読出し、一方、メモリ１２０へまたはディスクドライブ１４０の一つに対してＤＭＡ転送が起きる。ほとんど一般的には、ＤＭＡ転送はディスクドライブ１４０の一つに直接に転送されるが、もしプロセッサー１１０がパリティ情報を演算しなくてはならないとき、メモリ１２０に転送できる。プロセッサー１１０は診断目的のために直接にＲＡＭ３４０全体を読むこともでき、あるいは他にＸＯＲバッファ１９０内のパリティ情報を読むかあるいは動作することが望ましい。ＸＯＲアキュームレータバッファが一様のゼロ値にリセットされるように、タイミング及びコントロール素子３２０は同時にＲＡＭ３４０内のＸＯＲアキュームレータバッファ内の各ワードにゼロ値を書き込む。ＸＯＲバッファ１９０の内容と選択された情報との間でＸＯＲ動作を直接に行えるように、プロセッサー１１０はまたＲＡＭ３４０内の選択された位置に直接書き込む。これはステップ２２３で実行されるＸＯＲ動作に似る。しかしながら、ＣＡＭ３３０のバリューポート３３３からの５ビット値の出力のかわりに、バスデータパス３１３の１２〜１６ビットはＲＡＭアドレスポート３４１に接続される。好ましい実施例では、バスアドレスパス３１２上の値およびバスデータパス３１３は表３−１で示されるように使用される。表３−１ではアドレス範囲の値が１６進法で示され、選択されたビット幅はバスアドレス(ＢＡ)パス３１２およびバスデータ(ＢＤ)パス３１３で示される。表３−１アドレス範囲レジスタリード／ライトデータ／動作 000000..0000FF PCIバスレジスタリードライト PCIバスプロトコルで指定 010000..0103FF CAM入力リードライトリード又はライトCAM入力 BA<2:9>CAM入力番号 BD<0:4>XORアキュームレータ番号 BD<12:31>メモリバッファアドレス 100000..10FFFF XORアキュームレータバッファリード XORアキュームレータバッファをリード又はクリア BA<12:16>XORアキュームレータバッファ番号 BD<0:31>結果 100000..10FFFF XORアキュームレータバッファライト XORをXORアキュームレータバッファに導く BA<12:16>XORアキュームレータバッファ番号 BD<0:31>XORを導くためのデータ 000000..FFFFFF XORアキュームレータバッファ X フライバイXORリメモリバッファ BA<12:31>整合のためのメモリアドレス BD<0:31>フライバイXOR のためのデータ 200000..7FFFFF 無メモリバッファライトフライバイXORリヌルメモリバッファ BA<12:31>整合のためのメモリアドレス BD<0:31>フライバイXOR のためのデータ第２のフライバイＸＯＲ素子図４は第２のフライバイＸＯＲ素子のブロック図を示す。第２のフライバイＸＯＲ素子１８０及びＸＯＲバッファ１９０は第１のフライバイＸＯＲ素子１８０およびＸＯＲバッファ１９０と同様である。しかしながら第１のＳＲＡＭ４３０はＣＡＭ３３０の替わりに使用され、又、第２のＳＲＡＭ４４０はＲＡＭ３４０の替わりに使用される。第１のＸＯＲ素子１８０およびバッファ１９０に似るが、ＸＯＲバッファ１９０は概念的にＳＲＡＭ４３Ｏを含み、好ましい実施例では、ＳＲＡＭ４３０は外部ＳＲＡＭ回路を使用して実現され、一方、ＸＯＲバッファ１９０の他の素子はＡＳＩＣ内のフライバイＸＯＲ素子１８０の他の回路で実現される。第２のフライバイＸＯＲ素子１８０に対するバスインタフェイス４１０は第１のフライバイＸＯＲ素子１８０に対するバスインタフェイス３１０に同様であり、第２のフライバイＸＯＲ素子１８０は第１のフライバイＸＯＲ素子１８０に対するコントロール素子３２０と同様である。バスインタフェイス４１０およびタイミング及びコントロール素子４２０は同様にフライバイＸＯＲ素子１８０と中位バスとの間にインタフェイスを与える。そのインタフェイスは中位バス１６０により制御信号を伝達する１組のコントロールパス４１１、０〜３１のバスアドレス値を伝達するバスアドレス(ＢＡ)パス４１２、０〜３１のバスデータ値を伝達するバスデータ(ＢＡ)パス４１３を含む。第１のＳＲＡＭ４３０は５ビットワードメモリによる１メガワードを含み、そして第１のＳＲＡＭアドレス入力ポート４３１、ライトコントロール信号を受け取るためのライトコントロール入力ポート４３２および確定コントロール信号として使用される出力データビットを与えるための確定コントロール出力ポート４３４(ＳＲＡＭ４３０に対する付加的なデータビット出力)を含む。バスアドレスパス４１２の２〜２１ビットはＳＲＡＭマルチプレクサ４３５の第１の入力部に接続され、バスアドレスパス４１２の１２〜３１ビットはＳＲＡＭマルチプレクサ４３５の第２の入力部に接続され、そしてＳＲＡＭ４３５の出力部は第１のＳＲＡＭ入力ポート４３１に接続される。タイミング及びコントロール素子４２０はまた確定コントロール出力ポート４３４から確定コントロール信号を受信し、そして第２のＳＲＡＭ４４０をアドレスするために１５ビットＲＡＭアドレスパス(ＲＡ)と、第１のＳＲＡＭ４３０を制御するためのライトコントロールパス４１５を備える。ＸＯＲバッファ１９０は第２のＳＲＡＭ４４０を含み、このＳＲＡＭは、１５ビットの第２のＳＲＡＭアドレス値を受け取るための第２のＳＲＡＭアドレス入力ポート４４１および第２のＳＲＡＭ４４０内の関係した位置に格納された３２ビットのＳＲＡＭデータバリューを受け取るために第２のＳＲＡＭデータポート４４２を含む。ＲＡＭ３４０と同様に第２のＳＲＡＭ４４０は概念的に３２個のＸＯＲアキュームレータバッファに分割され、それらの各々は１Ｋ３２ビットワード(つまり４Ｋバイト)を含み、そして第２のＳＲＡＭ４４０内で１組の位置を占め、それらの各々は第２のＳＲＡＭアドレス値の上位ビットとして５ビットのＸＯＲアキュームレータバッファ番号(０〜３１)を持つ。５ビット値を２５６組の２０ビットタグの一つに関係づける替わりに、第１のＳＲＡＭ４３０は、各可能な２０ビットタグに対する一つの入力、各入力に対する確定したビットおよび確定したビットの組、５ビット値を有するこれらの入力に対する確定したビットを持つ。各２０ビットタグは、メモリ１２０(または無メモリバッファに対するアドレス)内のメモリバッファの可能な上位２０ビットアドレスを表す。各５ビット値は可能なＸＯＲアキュームレータバッファ数を表す。第１のＳＲＡＭデータポート４３３での関係した５ビット値は第２のＳＲＡＭアドレスポート４４１に結合され、そして第２のＳＲＡＭ４４０内のワードをアドレスするための上位５ビット値を与える。バスアドレスパス４１２の２〜１１ビット(つまり４ビットワードをアドレスするための下位１０ビット)は、第２のＳＲＡＭ４４０内のワードをアドレスするための下位１０ビットを与え、また、第２のＳＲＡＭアドレスポート４４１に結合される。これにより、第２のＳＲＡＭ４４０は、第２のＳＲＡＭアドレスポート４４１で１５ビット値を受け取り、そして３２ビットデータワードを第２のＳＲＡＭデータポート４４２に出力する。第２のＳＲＡＭデータポート４２は第１のレジスタ４５０と、ドライバ４５１を用いてバスデータパスバッファ４１３へ(および第２のレジスタ４５２へも)結合される。第１のレジスタ４５０および第２のレジスタ４５２はＸＯＲオペレータ４５３の入力部に結合され、このオペレータは全体３２ビットワード上でパラレルでＸＯＲ動作を実行とするための１組の３２ＸＯＲゲートを含む。ＸＯＲオペレータ４５３の出力および“ゼロ”入力４５４はＸＯＲマルチプレクサ４５５の入力部に接続され、そのＸＯＲマルチプレクサ４５５の出力は第２のＳＲＡＭデータポート４４２に接続される。ステップ２２３にて中位のバスをモニターするために、タイミング及びコントロール素子４２０はバスアドレスパス４１２を選択して、第１のＳＲＡＭアドレス入力ポート４３１に接続する。確定したビットが上記位置にセットされ、第１のＳＲＡＭデータポート４３３が２０ビットメモリアドレスと関係したＸＯＲアキュームレータバッファに対して５ビット値を与えたとき、中位バス１６０上に現れるメモリアドレス(または無メモリ内のアドレス)の上位２０ビットは第１のＳＲＡＭ４３０をアドレスするために用いられる。関係した５ビット値は第２のＳＲＡＭ４４０内の３２ＸＯＲアキュームレータバッファの一つを選択するために用いられ、一方、バスアドレスパス４１２の２〜１１ビットは、第２のＳＲＡＭ４４０内のＸＯＲアキュームレータバッファにある個々のワードを選択するために用いられる。第２のＳＲＡＭ４４０内のデータ値は第１のレジスタ４５０へ１ワードづつ読み出され、一方、データ値は中位バス１６０から第２のレジスタ４５２へ１ワードづつコピーされる。ＸＯＲオペレータ４５３は、中位バス１６０を横切るデータを伴うＸＯＲアキュームレータバッファ内のデータでＸＯＲ動作を実行する。ＸＯＲオペレータ４５３からの出力は、ＳＲＡＭデータポート４４２を用いて第２のＳＲＡＭ４４０に書き戻される。第１のフライバイＸＯＲ素子１８０と同様に、ステップ２２４であるように、蓄積されたパリティ情報を読み出すために、タイミングおよびコントロール素子４２０は、第２のＳＲＡＭアドレスポート４４１を結合するためにバスアドレスパス４１２を選択し、第２のＳＲＡＭ４４０内のＸＯＲアキュームレータバッファ内の各ワードを順にバスデータパス４１３に読出し、一方、ＤＭＡ転送はメモリ１２０かディスクドライブ１４０の一つに対して起こる。第１のフライバイＸＯＲ素子１８０と同様に、プロセッサー１１０も、診断目的のために、あるいはもし読み出すかＸＯＲバッファ１９０内のパリティ情報全体で動作させることが望ましいならば、第２のＳＲＡＭ４４０入力を直接に読み出すことが出来る。第１のフライバイＸＯＲ素子１８０と同様に、タイミングおよびコントロール素子４２０は、第２のＳＲＡＭ４４０内のＸＯＲアキュームレータバッファにある各ワードへゼロを同時に書き込み、ＸＯＲアキュームレータバッファを一定のゼロ値にリセットさせる。フライバイＸＯＲ素子１８０と同様に、プロセッサー１１０は第２のＳＲＡＭ４４０内の選択された位置に直接書き込むこともでき、ＸＯＲバッファ１９０の内容と選択された情報との間でＸＯＲ動作を直接行う。第２のフライバイＸＯＲ素子１８０は付随的な特徴を持つ。すなわち、ＸＯＲアキュームレータバッファと結合できるメモリ１２０(又は無メモリバッファ)内のメモリバッファ数はＣＡＭ３３０内の入力数に制限されないことである。このことは任意の幅のＲＡＩＤストライプを使用でき、これにより、３２ＲＡＩＤストライプまで同時に使用できる。第２のフライバイＸＯＲ素子１８０は、第１のＳＲＡＭデータポート４３３の幅および第２のＳＲＡＭ４４０のサイズを変更することにより、ＸＯＲアキュームレータバッファの個数を変更するために変形することが出来る。好ましい実施例では、バスアドレスパス４１２およびバスデータパス上の値は表４−１に示されたように用いられる。表４−１では、アドレス範囲の値は１６進法で示され、選択されたビット範囲はバスアドレス(ＢＡ)パス３１２およびバスデータ(ＢＤ)パス３１３に対して示されている。表４−１アドレス範囲レジスタリード／ライトデータ／動作 000000..0000FF PCIバスレジスタリードライト PCIバスプロトコルで指定 010000..0103FF テーブル入力リードライトリード又はライトテーブル入力 BA<0:4>CAMアキュームレータ番号 BD<8>テーブル他入力値 BD<12:31>メモリバッファアドレス 100000..10FFFF XORアキュームレータバッファリード XORアキュームレータバッファをリード又はクリア BA<12:16>XORアキュームレータバッファ番号 BD<0:31>結果 100000..10FFFF XORアキュームレータバッファライト XORをXORアキュームレータバッファに導く BA<12:16>XORアキュームレータバッファ番号 BD<0:31>XORを導くためのデータ 000000..FFFFFF XORアキュームレータバッファ X フライバイXORリメモリバッファ BA<12:31>整合のためのメモリアドレス BD<0:31>フライバイXOR のためのデータ 200000..7FFFFF 無メモリバッファライトフライバイXORリヌルメモリバッファ BA<12:31>整合のためのメモリアドレス BD<0:31>フライバイXOR のためのデータ好ましい実施例第１のフライバイＸＯＲ素子およびその関係したＸＯＲバッファ１９０および第２０のフライバイＸＯＲ素子１８０およびその関係したＸＯＲバッファ１９０は好ましい実施例である。当業者であれば、この明細書の通読後、第１のフライバイＸＯＲ素子１８０およびその関係したＸＯＲバッファ１９０はいくつかの設計の場合に好ましく、又、第２のフライバイＸＯＲ素子１８０及びその関係したＸＯＲバッファ１９０は他の組の設計の場合に好ましいことが理解されよう。例えば第１のフライバイＸＯＲ素子１８０およびその関係したＸＯＲバッファ１９０は、比較的小さいが複雑なＣＡＭ３３０が比較的大きい追加的な外部ＳＲＡＭ４３０より安価な場合に好ましく、一方、第２のフライバイＸＯＲ素子１８０およびその関係したＸＯＲバッファ１９０は、反対の状況あるいはＲＡＩＤサブシステムに対するストライプが比較的広い場合に好ましい。別の実施例好ましい実施例をここで開示したが、本発明の内容、範囲および趣旨を留めた種々の変形が可能であり、これらの変形は当業者がこの明細書を通読後、明白になるであろう。請求の範囲１．ストライプから少なくとも一つのデータブロックを読出すステップを含み、前記ストライプは、大容量格納デバイス(１４０)の各々一つに一つの格納ブロックを含み、前記読出しのステップは前記データブロックからのデータをバス(１３０，１６０)へ転送するステップを含み、そして、前記データブロックを前記バスに転送する前記ステップを実行する一方、前記転送のステップを妨げることなく、ＸＯＲ動作(３５４，４５３)の結果を蓄積する方法。２．前記読出しステップはメモリバス(１３０)を用いて前記データブロックをプロセッサー(１１０)に結合したメモリ(１２０)へコピーすることを含み、前記データブロックからのデータを転送する前記ステップは、前記メモリバスよりも第２のバス(１６０)へデータを転送するステップを含み、そして前記蓄積ステップは前記データブロックを第２のバスへ転送する前記ステップに応答する請求の範囲第１項記載の方法。３．前記読出しステップは前記多数の大容量格納デバイスの一つからのＤＭＡ転送(２２３)を開始するステップを含み、前記データブロックを転送する前記ステップは前記ＤＭＡ転送のステップを含み、前記蓄積ステップは前記ＤＭＡ転送に応答する請求の範囲第１項記載の方法。４．前記読出しステップは前記多数の大容量格納デバイスの一つから選択されたメモリ位置へのＤＭＡ転送(２２３)を開始するステップを含み、そして、前記選択されたメモリ位置は前記メモリにより無視され、これにより、前記メモリ内の前記データブロックを格納することなく、前記選択されたメモリ位置へのＤＭＡ転送は前記結果を効果的に蓄積する請求の範囲第１項記載の方法。５．プロセッサー(１１０)、メモリ(１２０)、前記プロセッサーおよび前記メモリに結合されたメモリバス(１３０)、多数の大容量格納デバイス(１４０)および、前記多数の大容量格納デバイス(１４０)を前記メモリバスに結合する第２のバス(１６０)を有するシステムにおいて、少なくとも一つの前記大容量格納デバイスと前記メモリ内のバッファ位置との間でＤＭＡ動作(２２３)を開始させ、前記バッファ位置内の多数のアドレスに対する前記第２のバスをモニターし、前記ＤＭＡ動作を妨げることなく、前記多数のアドレスに関係したデータをＸＯＲバッファ(１９０)へコピーし、前記データに対するＸＯＲ動作(３５４、４５３)の結果を蓄積する、ステップを含む方法。６．前記バッファ位置は前記メモリにより無視され、これにより前記メモリ内の前記データを格納することなく、前記バッファ位置への前記ＤＭＡ動作は効果的に前記結果を蓄積する請求の範囲第５項記載の方法。７．プロセッサー(１１０)、前記プロセッサーに結合されたメモリバス(１３０) 、および前記メモリバスに結合されたメモリ(１２０)と、多数の大容量格納デバイス(１４０)および、前記多数の大容量格納デバイス( １４０)を前記メモリバスに結合する第２のバス(１６０)であって、これにより、前記第２のバスは前記多数の大容量格納デバイスの一つへ、又はそこから転送するように配置された第２のバス(１６０)と、前記第２のバスに結合された素子(１８０)であって、前記転送の動作を妨げることなく、前記多数の大容量格納デバイスへ、又はそこから転送されたデータをコピーするための手段を備え、又、前記データに対するＸＯＲ動作(３４５、４５３)の結果を蓄積するための手段を含む素子(１８０)と、を有するシステム。８．前記コピーするための手段は、多数のＸＯＲアキュームレータバッファ(３４０，４４０)と、選択されたメモリアドレスの部位を前記多数のＸＯＲアキュームレータバッファの一つに整合できるように配置されたデバイスメモリ(３３０、４３０)と、前記メモリと前記第２のバスとに結合され、そして、前記デバイスメモリ内のデータおよび前記選択されたメモリアドレスに関係したデータに対してＸＯＲ動作を行うために、および前記ＸＯＲ動作の結果を前記デバイスメモリに書き込むために配置されたＸＯＲオペレータ(３５４、４５３)と、を含む請求の範囲第７項記載のシステム。９.前記多数の大容量格納デバイスの一つに結合されたＤＭＡ転送素子(３１０，３２０；４１０，４２０)を含み、前記ＤＭＡ転送素子は、前記ＤＭＡ転送素子により実行されたＤＭＡ転送を認識するための手段、前記ＤＭＡ転送からのデータをコピーする手段を含み、蓄積するための前記手段は前記認識するための手段およびＤＭＡ転送に応答する請求の範囲第７項記載のシステム。１０.前記多数の大容量格納デバイスの一つに結合されたＤＭＡ転送素子(３１０，３２０；４１０，４２０)を含み、前記選択された大容量格納デバイスの一つおよび選択されたメモリ位置からのＤＭＡ転送を実施するように配置され、前記選択されたメモリ位置はメモリにより無視され、これにより、前記メモリ内のデータを格納することなく、前記選択されたメモリ位置へのＤＭＡ転送は効果的に結果を蓄積する請求の範囲第７項記載のシステム。１１．プロセッサー(１１０)、メモリ(１２０)、前記プロセッサーおよび前記メモリに結合されたメモリバス(１３０)、多数の大容量格納デバイス(１４０)および、前記多数の大容量格納デバイス(１４０)を前記メモリバスに結合する第２のバス(１６０)を有するシステムにおいて、データで実行されたＸＯＲ動作(３４５、４５３)の結果をそれぞれが持つ多数のＸＯＲアキュームレータバッファ(３４０、４４０)と、多数の入力を持つテーブルであり、各々の入力はメモリアドレスの部位を前記多数のＸＯＲアキュームレータバッファの一つに関係させ、前記メモリアドレスは前記データと結びついているテーブルと、を含むデータ構造。【図１】【図３】

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ

Claims

【特許請求の範囲】１．ストライプから少なくとも一つのデータブロックを読出すステップを含み、前記ストライプは、大容量格納デバイス(１４０)の各々一つに一つの格納ブロックを含み、前記読出しのステップは前記データブロックからのデータをバス(１３０，１６０)へ転送するステップを含み、そして、前記データブロックを前記バスに転送する前記ステップを実行する一方、前記転送のステップを妨げることなく、ＸＯＲ動作(３５４，４５３)の結果を蓄積する方法。２．前記読出しステップはメモリバス(１３０)を用いて前記データブロックをプロセッサー(１１０)に結合したメモリ(１２０)へコピーすることを含み、前記データブロックからのデータを転送する前記ステップは、前記メモリバスよりも第２のバス(１６０)へデータを転送するステップを含み、そして前記蓄積ステップは前記データブロックを第２のバスへ転送する前記ステップに応答する請求の範囲第１項記載の方法。３．前記読出しステップは前記多数の大容量格納デバイスの一つからのＤＭＡ転送(２２３)を開始するステップを含み、前記データブロックを転送する前記ステップは前記ＤＭＡ転送のステップを含み、前記蓄積ステップは前記ＤＭＡ転送に応答する請求の範囲第１項記載の方法。４．前記読出しステップは前記多数の大容量格納デバイスの一つから選択されたメモリ位置へのＤＭＡ転送(２２３)を開始するステップを含み、そして、前記選択されたメモリ位置は前記メモリにより無視され、これにより、前記メモリ内の前記データブロックを格納することなく、前記選択されたメモリ位置へのＤＭＡ転送は前記結果を効果的に蓄積する請求の範囲第１項記載の方法。５．プロセッサー(１１０)、メモリ(１２０)、前記プロセッサーおよび前記メモリに結合されたメモリバス(１３０)、多数の大容量格納デバイス(１４０)および、前記多数の大容量格納デバイス(１４０)を前記メモリバスに結合する第２のバス(１６０)を有するシステムにおいて、少なくとも一つの前記大容量格納デバイスと前記メモリ内のバッファ位置との間でＤＭＡ動作(２２３)を開始させ、前記バッファ位置内の多数のアドレスに対する前記第２のバスをモニターし、前記ＤＭＡ動作を妨げることなく、前記多数のアドレスに関係したデータをＸＯＲバッファ(１９０)へコピーし、前記データに対するＸＯＲ動作(３５４、４５３)の結果を蓄積する、ステップを含む方法。６．前記バッファ位置は前記メモリにより無視され、これにより前記メモリ内の前記データを格納することなく、前記バッファ位置への前記ＤＭＡ動作は効果的に前記結果を蓄積する請求の範囲第５項記載の方法。７．プロセッサー(１１０)、前記プロセッサーに結合されたメモリバス(１３０) 、および前記メモリバスに結合されたメモリ(１２０)と、多数の大容量格納デバイス(１４０)および、前記多数の大容量格納デバイス( １４０)を前記メモリバスに結合する第２のバス(１６０)でありの、これにより、前記第２のバスは前記多数の大容量格納デバイスの一つへ又、はそこから転送するように配置された第２のバス(１４０)と、前記第２のバスに結合された素子(１８０)であって、前記転送の動作を妨げることなく、前記多数の大容量格納デバイスへ、又はそこから転送されたデータをコピーするための手段を備え、又、前記データに対するＸＯＲ動作(３４５、４５３)の結果を蓄積するための手段をふくむ素子(１８０)と、を有するシステム。８．前記コピーするための手段は、多数のＸＯＲアキュームレータバッファ(３４０，４４０)と、選択されたメモリアドレスの部位を前記多数のＸＯＲアキュームレータバッファの一つに整合できるように配置されたデバイスメモリ(３３０、４３０)と、前記メモリと前記第２のバスとに結合され、そして、前記デバイスメモリ内のデータおよび前記選択されたメモリアドレスに関係したデータに対してＸＯＲ動作を行うために、および前記ＸＯＲ動作の結果を前記デバイスメモリに書き込むために配置されたＸＯＲオペレータ(３５４、４５３)と、を含む請求の範囲第７項記載のシステム。９．前記多数の大容量格納デバイスの一つに結合されたＤＭＡ転送素子(３１０，３２０；４１０，４２０)を含み、前記ＤＭＡ転送素子は、前記ＤＭＡ転送素子により実行されたＤＭＡ転送を認識するための手段、前記ＤＭＡ転送からのデータをコピーする手段を含み、蓄積するための前記手段は前記認識するための手段およびＤＭＡ転送に応答する請求の範囲第７項記載のシステム。１０．前記多数の大容量格納デバイスの一つに結合されたＤＭＡ転送素子(３１０，３２０；４１０，４２０)を含み、前記選択された大容量格納デバイスの一つおよび選択されたメモリ位置からのＤＭＡ転送を実施するように配置され、前記選択されたメモリ位置はメモリにより無視され、これにより、前記メモリ内のデータを格納するとなく、前記記選択されたメモリ位置へのＤＭＡ転送は効果的に結果を蓄積する請求の範囲第７項記載のシステム。１１．プロセッサー(１１０)、メモリ(１２０)、前記プロセッサーおよび前記メモリに結合されたメモリバス(１３０)、多数の大容量格納デバイス(１４０)および、前記多数の大容量格納デバイス(１４０)を前記メモリバスに結合する第２のバス(１６０)を有するシステムにおいて、データで実行されたＸＯＲ動作(３４５、４５３)の結果をそれぞれが持つ多数のＸＯＲアキュームレータバッファ(３４０、４４０)と、多数の入力を持つテーブルであり、各々の入力はメモリアドレスの部位を前記多数のＸＯＲアキュームレータバッファの一つに関係させ、前記メモリアドレスは前記データと結びついているテーブルと、を含むデータ構造。