JP3187720B2 - コントローラにおけるディスクアレイデータ転送のスループットを改善する方法及び装置 - Google Patents
コントローラにおけるディスクアレイデータ転送のスループットを改善する方法及び装置Info
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- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F3/0671—In-line storage system
- G06F3/0673—Single storage device
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コントローラにお
けるディスクアレイデータ転送のスループットを改善す
る方法及び装置に関する。
けるディスクアレイデータ転送のスループットを改善す
る方法及び装置に関する。
【０００２】
【従来の技術】既知のＰＣＩ（Peripheral Component I
nterconnect）ローカルバスは、多重アドレス及びデー
タの伝送を行う高効率の３２ビットバス又は６４ビット
バスである。これは高度に集積化された周辺コントロー
ラ構成処理部（コンポーネント）と、周辺追加ボード
と、プロセッサ／メモリシステムとの間の相互接続用と
して用いることを意図している。
nterconnect）ローカルバスは、多重アドレス及びデー
タの伝送を行う高効率の３２ビットバス又は６４ビット
バスである。これは高度に集積化された周辺コントロー
ラ構成処理部（コンポーネント）と、周辺追加ボード
と、プロセッサ／メモリシステムとの間の相互接続用と
して用いることを意図している。
【０００３】図５は、パーソナルコンピュータ４で実現
される既知のＰＣＩローカルバスシステムアーキテクチ
ャを示すブロック図である。
される既知のＰＣＩローカルバスシステムアーキテクチ
ャを示すブロック図である。
【０００４】プロセッサ／キャッシュ／ＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）サブシステムは、メ
モリ又は入出力アドレスにおけるいずれかにマッピング
されたＰＣＩによる装置を直接アクセスすることが出来
る。さらに、ブリッジ／メモリコントローラは、ＰＣＩ
ローカルバスマスタがＤＲＡＭに対して直接アクセスを
実行するパスを設定する。
ナミックランダムアクセスメモリ）サブシステムは、メ
モリ又は入出力アドレスにおけるいずれかにマッピング
されたＰＣＩによる装置を直接アクセスすることが出来
る。さらに、ブリッジ／メモリコントローラは、ＰＣＩ
ローカルバスマスタがＤＲＡＭに対して直接アクセスを
実行するパスを設定する。
【０００５】米国特許第５，３７９，３８４号では、公
知のＰＣＩローカルバスシステムアーキテクチャ用のブ
リッジ／メモリ／コントローラを開示している。その実
施形態のブリッジ／メモリ／コントローラのチップセッ
トは、インテル株式会社によって製造された８２４２３
ＴＸデータパスユニット（ＤＰＵ）、８２４２４ＺＸキ
ャッシュ、及びＤＲＡＭコントローラ（ＣＤＣ）を備え
た８２４２０ＰＣＩセットキャッシュ／メモリサブシス
テムである。
知のＰＣＩローカルバスシステムアーキテクチャ用のブ
リッジ／メモリ／コントローラを開示している。その実
施形態のブリッジ／メモリ／コントローラのチップセッ
トは、インテル株式会社によって製造された８２４２３
ＴＸデータパスユニット（ＤＰＵ）、８２４２４ＺＸキ
ャッシュ、及びＤＲＡＭコントローラ（ＣＤＣ）を備え
た８２４２０ＰＣＩセットキャッシュ／メモリサブシス
テムである。
【０００６】さらに、既知のＰＣＩローカルバスシステ
ムアーキテクチャは、図６に示すようなディスクアレイ
コントローラ６にも適用されている。このディスクアレ
イコントローラ６は、プロセッサ／キャッシュ／ＤＲＡ
Ｍサブシステム及びブリッジ／メモリ／コントローラと
ともに、ＲＡＩＤ（冗長独立ディスクアレイ）パリティ
アシスト（ＲＰＡ）回路によってＰＣＩローカルバスに
接続された第２のＤＲＡＭを備えている。さらに、ディ
スクアレイコントローラ６は、ＰＣＩローカルバスに対
してＩＳＡ（産業標準アーキテクチャ）バスのようなバ
スをインタフェース処理するシステム入出力（ＳＩＯ）
回路とともに、ＳＣＳＩ（スモールコンピュータシステ
ムインタフェース）バスのように、チャネルによってＰ
ＣＩローカルバスに、一つ以上のディスクドライブを接
続するための、一つ以上の入出力プロセッサ（ＩＯＰ）
が設けられている。
ムアーキテクチャは、図６に示すようなディスクアレイ
コントローラ６にも適用されている。このディスクアレ
イコントローラ６は、プロセッサ／キャッシュ／ＤＲＡ
Ｍサブシステム及びブリッジ／メモリ／コントローラと
ともに、ＲＡＩＤ（冗長独立ディスクアレイ）パリティ
アシスト（ＲＰＡ）回路によってＰＣＩローカルバスに
接続された第２のＤＲＡＭを備えている。さらに、ディ
スクアレイコントローラ６は、ＰＣＩローカルバスに対
してＩＳＡ（産業標準アーキテクチャ）バスのようなバ
スをインタフェース処理するシステム入出力（ＳＩＯ）
回路とともに、ＳＣＳＩ（スモールコンピュータシステ
ムインタフェース）バスのように、チャネルによってＰ
ＣＩローカルバスに、一つ以上のディスクドライブを接
続するための、一つ以上の入出力プロセッサ（ＩＯＰ）
が設けられている。
【０００７】前記したＳＩＯ回路はＰＣＩローカルバス
のアービトレーションを処理するアービトレーションロ
ジックを有している。ディスクドライブ８は各チャネル
によって接続されるディスクのような一つ以上の記憶媒
体（図示せず）を有している。不揮発性ＲＡＭ、フラッ
シュメモリ、直列入出力ポート等のような複数の付加的
なコントローラ・リソースがＩＳＡバスに接続される。
ＳＩＯ回路はＰＣＩローカルバスアービトレーションを
取り扱うアービトレーションロジックが設けられてい
る。
のアービトレーションを処理するアービトレーションロ
ジックを有している。ディスクドライブ８は各チャネル
によって接続されるディスクのような一つ以上の記憶媒
体（図示せず）を有している。不揮発性ＲＡＭ、フラッ
シュメモリ、直列入出力ポート等のような複数の付加的
なコントローラ・リソースがＩＳＡバスに接続される。
ＳＩＯ回路はＰＣＩローカルバスアービトレーションを
取り扱うアービトレーションロジックが設けられてい
る。
【０００８】ディスクアレイコントローラ６の第１のメ
インメモリＤＲＡＭは、一般的に、プロセッサ用のコー
ド及びデータを記憶するためのマイクロプロセッサコー
ド及びデータのＲＡＭとして動作する。第２のＤＲＡＭ
は、一般的には、ＰＣＩローカルバスを通じて一つ以上
の記憶媒体から読み出し、又は第２のＤＲＡＭに書き込
むデータを一時的に記憶するデータ転送バッファとして
動作する。
インメモリＤＲＡＭは、一般的に、プロセッサ用のコー
ド及びデータを記憶するためのマイクロプロセッサコー
ド及びデータのＲＡＭとして動作する。第２のＤＲＡＭ
は、一般的には、ＰＣＩローカルバスを通じて一つ以上
の記憶媒体から読み出し、又は第２のＤＲＡＭに書き込
むデータを一時的に記憶するデータ転送バッファとして
動作する。
【０００９】
【発明が解決しようとする課題】上記従来例において、
図６に示す既知のＰＣＩによるディスクアレイコントロ
ーラアーキテクチャにおける一つの欠点は、このディス
クアレイコントローラ内に個別的な二つのＤＲＡＭサブ
システムを備えなければならずコスト高となる。このた
め、既知のＰＣＩによるデュアルメモリコントローラア
ーキテクチャは、ローコストのディスクアレイコントロ
ーラとして使用するのに適していない。
図６に示す既知のＰＣＩによるディスクアレイコントロ
ーラアーキテクチャにおける一つの欠点は、このディス
クアレイコントローラ内に個別的な二つのＤＲＡＭサブ
システムを備えなければならずコスト高となる。このた
め、既知のＰＣＩによるデュアルメモリコントローラア
ーキテクチャは、ローコストのディスクアレイコントロ
ーラとして使用するのに適していない。
【００１０】図６に示す既知のＰＣＩによるディスクア
レイコントローラアーキテクチャのさらなる欠点とし
て、ＰＣＩローカルバスの帯域幅の一部がプロセッサと
ＩＳＡバスに接続されていたリソースとの間のデータ転
送のようなＰＣＩローカルバスを通じた非ディスクアレ
イ関連部のデータ転送によって使用される問題がある。
この問題は、特にプロセッサがＰＣＩローカルバスに対
してアービトレーションを処理する必要があり、また、
一度ＰＣＩローカルバスに対するアクセスが許可される
と、ＰＣＩローカルバスを通じたデータ転送が行われ、
これによってディスクアレイ又はデータ転送を行うＰＣ
Ｉローカルバスの伝送処理能力が低下することである。
レイコントローラアーキテクチャのさらなる欠点とし
て、ＰＣＩローカルバスの帯域幅の一部がプロセッサと
ＩＳＡバスに接続されていたリソースとの間のデータ転
送のようなＰＣＩローカルバスを通じた非ディスクアレ
イ関連部のデータ転送によって使用される問題がある。
この問題は、特にプロセッサがＰＣＩローカルバスに対
してアービトレーションを処理する必要があり、また、
一度ＰＣＩローカルバスに対するアクセスが許可される
と、ＰＣＩローカルバスを通じたデータ転送が行われ、
これによってディスクアレイ又はデータ転送を行うＰＣ
Ｉローカルバスの伝送処理能力が低下することである。
【００１１】したがって、本発明の目的は、コントロー
ラにおけるデータを転送する新しい有用な方法を提供
し、コントローラにおけるデータを転送する改良された
方法を提供することにある。
ラにおけるデータを転送する新しい有用な方法を提供
し、コントローラにおけるデータを転送する改良された
方法を提供することにある。
【００１２】本発明の目的は、また、ディスクアレイデ
ータ転送の改善されたスループットを有するコントロー
ラ装置を提供することにある。
ータ転送の改善されたスループットを有するコントロー
ラ装置を提供することにある。
【００１３】さらに、本発明の他の目的は、コントロー
ラにおけるディスクアレイデータ転送のスループットを
改善する方法を提供することにある。
ラにおけるディスクアレイデータ転送のスループットを
改善する方法を提供することにある。
【００１４】本発明の上記の目的及び他の目的、特徴、
及び効果は、以下の説明及び添付図面から明らかとなる
ものである。
及び効果は、以下の説明及び添付図面から明らかとなる
ものである。
【００１５】
【課題を解決するための手段】上記課題を達成するため
に、本発明は、プロセッサ、第１のバス及びコントロー
ラ・リソースを有し、ホスト装置とディスク装置との間
に接続されるコントローラにおけるデータを転送する方
法であって、前記プロセッサは、前記第１のバスによっ
て前記ホスト装置と前記ディスク装置との間で第１のデ
ータを転送するステップと、前記第１のバスの帯域幅を
減少させることなく前記プロセッサと前記コントローラ
・リソースとの間で第２のデータを転送するステップ
と、を有することを特徴とするディスクアレイデータ転
送のスループットを改善する方法を提供するものであ
る。
に、本発明は、プロセッサ、第１のバス及びコントロー
ラ・リソースを有し、ホスト装置とディスク装置との間
に接続されるコントローラにおけるデータを転送する方
法であって、前記プロセッサは、前記第１のバスによっ
て前記ホスト装置と前記ディスク装置との間で第１のデ
ータを転送するステップと、前記第１のバスの帯域幅を
減少させることなく前記プロセッサと前記コントローラ
・リソースとの間で第２のデータを転送するステップ
と、を有することを特徴とするディスクアレイデータ転
送のスループットを改善する方法を提供するものであ
る。
【００１６】本発明は、さらに、プロセッサ、第１のバ
ス及びコントローラ・リソースを有し、ホスト装置とデ
ィスク装置との間に接続されるコントローラにおけるデ
ータを転送する方法であって、前記コントローラは、前
記コントローラに第１のバス及び第２のバスを接続する
ステップと、前記ディスク装置と前記ホスト装置との間
に前記第１のバスを接続するステップと、前記プロセッ
サと前記コントローラ・リソースとの間に前記第２のバ
スを接続するステップと、前記第１のバスを通じて前記
ディスク装置と前記ホスト装置との間で第１のデータを
転送するステップと、前記第１のバスの帯域幅を減少さ
せることなく前記第２のバスを通じて前記プロセッサと
前記コントローラ・リソースとの間で第２のデータを転
送するステップと、を有することを特徴とするディスク
アレイデータ転送のスループットを改善する方法を提供
するものである。
ス及びコントローラ・リソースを有し、ホスト装置とデ
ィスク装置との間に接続されるコントローラにおけるデ
ータを転送する方法であって、前記コントローラは、前
記コントローラに第１のバス及び第２のバスを接続する
ステップと、前記ディスク装置と前記ホスト装置との間
に前記第１のバスを接続するステップと、前記プロセッ
サと前記コントローラ・リソースとの間に前記第２のバ
スを接続するステップと、前記第１のバスを通じて前記
ディスク装置と前記ホスト装置との間で第１のデータを
転送するステップと、前記第１のバスの帯域幅を減少さ
せることなく前記第２のバスを通じて前記プロセッサと
前記コントローラ・リソースとの間で第２のデータを転
送するステップと、を有することを特徴とするディスク
アレイデータ転送のスループットを改善する方法を提供
するものである。
【００１７】
【発明の実施の形態】次に、本発明の実施の形態を図面
参照して詳細に説明する。
参照して詳細に説明する。
【００１８】本発明は多様な変更や他の形式への変更が
可能であるが、特定の実施形態を例とし、かつ、図示し
て以下に詳細に説明する。
可能であるが、特定の実施形態を例とし、かつ、図示し
て以下に詳細に説明する。
【００１９】なお、本発明は開示された特定の形式に限
定されるものではない。すなわち、本発明は記載の請求
の範囲のように、本発明の要旨及び、この要旨の範囲を
逸脱しない全ての変更例や同等の方法及び構成ととも
に、その代替例を含むものである。
定されるものではない。すなわち、本発明は記載の請求
の範囲のように、本発明の要旨及び、この要旨の範囲を
逸脱しない全ての変更例や同等の方法及び構成ととも
に、その代替例を含むものである。
【００２０】図１を参照すると、この図１にはＰＣＩロ
ーカルバス−ＳＣＳＩバス間のディスクアレイコントロ
ーラ１０のブロック構成が示されている。ディスクアレ
イコントローラ１０は、マイクロプロセッサなどのメイ
ンプロセッサ１２と、第１のインタフェース回路１４
と、第２のインタフェース回路１６と、第３のインタフ
ェース回路１８と、ＲＡＩＤパリティアシスト（ＲＰ
Ａ）回路２０と、ＤＲＡＭなどのＲＡＭ装置２２と、一
つ以上の入出力プロセッサ（ＩＯＰ）２４とを有してい
る。この開示した実施形態では、メインプロセッサ１２
は、インテル８０４８６ファミリーにおけるマイクロプ
ロセッサの一つである。例えば、インテル株式会社から
入手できる８０４８６ＳＸ−３３のマイクロプロセッサ
である。
ーカルバス−ＳＣＳＩバス間のディスクアレイコントロ
ーラ１０のブロック構成が示されている。ディスクアレ
イコントローラ１０は、マイクロプロセッサなどのメイ
ンプロセッサ１２と、第１のインタフェース回路１４
と、第２のインタフェース回路１６と、第３のインタフ
ェース回路１８と、ＲＡＩＤパリティアシスト（ＲＰ
Ａ）回路２０と、ＤＲＡＭなどのＲＡＭ装置２２と、一
つ以上の入出力プロセッサ（ＩＯＰ）２４とを有してい
る。この開示した実施形態では、メインプロセッサ１２
は、インテル８０４８６ファミリーにおけるマイクロプ
ロセッサの一つである。例えば、インテル株式会社から
入手できる８０４８６ＳＸ−３３のマイクロプロセッサ
である。
【００２１】プロセッサ１２は、内部ローカルバス２６
と、内部ローカルバス２６へ外部アクセスを実行するた
めの一つ以上の外部入出力ピン又はパッドとが設けられ
ている。第１のインタフェース回路１４及び第３のイン
タフェース回路１８は、内部ローカルバス２６に接続さ
れている。第２のインタフェース回路１６、第３のイン
タフェース回路１８、ＲＰＡ回路２０、及び入出力プロ
セッサ２４が、ＰＣＩローカルバス２８に接続されてい
る。第２のインタフェース回路１６は、例えば、コンピ
ュータやファイルサーバであるホスト装置３１における
ＰＣＩローカルバススロットのようなスロット（図示せ
ず）によってホストＰＣＩローカルバス３０に接続され
ている。
と、内部ローカルバス２６へ外部アクセスを実行するた
めの一つ以上の外部入出力ピン又はパッドとが設けられ
ている。第１のインタフェース回路１４及び第３のイン
タフェース回路１８は、内部ローカルバス２６に接続さ
れている。第２のインタフェース回路１６、第３のイン
タフェース回路１８、ＲＰＡ回路２０、及び入出力プロ
セッサ２４が、ＰＣＩローカルバス２８に接続されてい
る。第２のインタフェース回路１６は、例えば、コンピ
ュータやファイルサーバであるホスト装置３１における
ＰＣＩローカルバススロットのようなスロット（図示せ
ず）によってホストＰＣＩローカルバス３０に接続され
ている。
【００２２】ＰＣＩローカルバスの規格は、Ｐ．Ｏ．Ｂ
ｏｘ１４０７０，Ｐｏｒｔｌａｎｄ，ＯＲ９７２１４の
PCI Special Interest Groupから入手できるものであ
り、本明細書に参照用として示すタイトル「ＰＣＩロー
カルバスの仕様（PCI Local Bus Specification）第
２．１版」の出版物に掲載されている。
ｏｘ１４０７０，Ｐｏｒｔｌａｎｄ，ＯＲ９７２１４の
PCI Special Interest Groupから入手できるものであ
り、本明細書に参照用として示すタイトル「ＰＣＩロー
カルバスの仕様（PCI Local Bus Specification）第
２．１版」の出版物に掲載されている。
【００２３】入出力プロセッサ２４は、ＳＣＳＩバスな
どのチャネル３２を通じて一つ以上のディスクドライブ
３３に接続されている。ＳＣＳＩは、入出力装置の通信
プロトコルの規格である。この規格の第１バーションＳ
ＣＳＩ−１では、本明細書に参照として示す「ＡＮＳＩ
ドキュメントＮｏ．Ｘ３．１３１−１９８６」に記載さ
れている。ＳＣＳＩ−１仕様は、ＳＣＳＩ−２として拡
張されたインタフェースとしてグレードアップされたも
のである。このＳＣＳＩ−２仕様は、本明細書に参照と
して示す「ＡＮＳＩドキュメントＮｏ．Ｘ３．１３１−
１９９４」に記載されている。
どのチャネル３２を通じて一つ以上のディスクドライブ
３３に接続されている。ＳＣＳＩは、入出力装置の通信
プロトコルの規格である。この規格の第１バーションＳ
ＣＳＩ−１では、本明細書に参照として示す「ＡＮＳＩ
ドキュメントＮｏ．Ｘ３．１３１−１９８６」に記載さ
れている。ＳＣＳＩ−１仕様は、ＳＣＳＩ−２として拡
張されたインタフェースとしてグレードアップされたも
のである。このＳＣＳＩ−２仕様は、本明細書に参照と
して示す「ＡＮＳＩドキュメントＮｏ．Ｘ３．１３１−
１９９４」に記載されている。
【００２４】追加ディスクドライブ３３は、点線をもっ
て図示した一つ以上の追加入出力プロセッサ２４及びチ
ャネル３２によってＰＣＩローカルバス２８に接続され
るものである。ディスクドライブのアレイは、「廉価な
ディスクの冗長アレイ（Redundant Array of Inexpensi
ve Disks）（ＲＡＩＤ）」と称されるような設計による
ものである。ＲＡＩＤ−１からＲＡＩＤ−５と称される
ＲＡＩＤ設計における五つのレベルは、従来から知られ
ており、「デビットＡパターソン（David A.Patterso
n）、ガースギブソン（Garth Gibson）及びランディＨ
カッツ（Randy H.Katz）」による「安価なディスクの冗
長アレイ（ＲＡＩＤ）のケース（A case for Redundant
Arrays of Inexpensive Disks（RAID））」のタイトル
の出版物１０８７年１２月、カリフォルニア大学レポー
ト第ＵＣＢ／ＣＳＤ８７／３９１号に掲載されている。
て図示した一つ以上の追加入出力プロセッサ２４及びチ
ャネル３２によってＰＣＩローカルバス２８に接続され
るものである。ディスクドライブのアレイは、「廉価な
ディスクの冗長アレイ（Redundant Array of Inexpensi
ve Disks）（ＲＡＩＤ）」と称されるような設計による
ものである。ＲＡＩＤ−１からＲＡＩＤ−５と称される
ＲＡＩＤ設計における五つのレベルは、従来から知られ
ており、「デビットＡパターソン（David A.Patterso
n）、ガースギブソン（Garth Gibson）及びランディＨ
カッツ（Randy H.Katz）」による「安価なディスクの冗
長アレイ（ＲＡＩＤ）のケース（A case for Redundant
Arrays of Inexpensive Disks（RAID））」のタイトル
の出版物１０８７年１２月、カリフォルニア大学レポー
ト第ＵＣＢ／ＣＳＤ８７／３９１号に掲載されている。
【００２５】入出力プロセッサ２４は、プロセッサ１２
が実行するコントローラファームウエアから独立したＡ
ＳＩＣ特定（アプリケーション特定集積回路：Applicat
ionSpecific Integrated Circuit）命令を実行する。こ
の場合の適切な入出力プロセッサの例は、コロラド州フ
ォートコリンズのシンビオスロジック社（SymbiosLogic
Inc.）によって製造されているＳＣＳＩ入出力プロセ
ッサ（ＳＩＯＰ）５３Ｃ８２５Ａチップ、又は５３Ｃ８
７５チップである。この５３Ｃ８２５Ａ及び５３Ｃ８７
５入出力プロセッサは、シンビオスロジック社製品の５
３Ｃ８ＸＸファミリーを制御するよう特に設計されたＡ
ＳＩＣ特定命令セットであるＳＣＲＩＰＴＳ命令を実行
する。
が実行するコントローラファームウエアから独立したＡ
ＳＩＣ特定（アプリケーション特定集積回路：Applicat
ionSpecific Integrated Circuit）命令を実行する。こ
の場合の適切な入出力プロセッサの例は、コロラド州フ
ォートコリンズのシンビオスロジック社（SymbiosLogic
Inc.）によって製造されているＳＣＳＩ入出力プロセ
ッサ（ＳＩＯＰ）５３Ｃ８２５Ａチップ、又は５３Ｃ８
７５チップである。この５３Ｃ８２５Ａ及び５３Ｃ８７
５入出力プロセッサは、シンビオスロジック社製品の５
３Ｃ８ＸＸファミリーを制御するよう特に設計されたＡ
ＳＩＣ特定命令セットであるＳＣＲＩＰＴＳ命令を実行
する。
【００２６】ＲＰＡ回路２０は、メモリ制御回路及び排
他的ＯＲ（ＸＯＲ）によるパリティ回路を備えている。
一般的な読取処理では、ＲＰＡ回路２０が、ＰＣＩに基
づいたＤＲＡＭコントローラとして動作し、ＤＲＡＭ２
２は、キャッシュバッファとして動作する。特に、読取
データは、入出力プロセッサ２４、チャネル３２を通じ
て一つ以上のディスクドライブ３３から、さらにＰＣＩ
ローカルバス２８を通じてＤＲＡＭ２２に送出される。
プロセッサ１２は、読み取りデータがＤＲＡＭ２２に記
憶されると、読み取りデータがＤＲＡＭ２２からＰＣＩ
ローカルバス２８を通じ、さらに第２のインタフェース
回路１６を通じてホスト装置３１に送出される第２の処
理を行う。
他的ＯＲ（ＸＯＲ）によるパリティ回路を備えている。
一般的な読取処理では、ＲＰＡ回路２０が、ＰＣＩに基
づいたＤＲＡＭコントローラとして動作し、ＤＲＡＭ２
２は、キャッシュバッファとして動作する。特に、読取
データは、入出力プロセッサ２４、チャネル３２を通じ
て一つ以上のディスクドライブ３３から、さらにＰＣＩ
ローカルバス２８を通じてＤＲＡＭ２２に送出される。
プロセッサ１２は、読み取りデータがＤＲＡＭ２２に記
憶されると、読み取りデータがＤＲＡＭ２２からＰＣＩ
ローカルバス２８を通じ、さらに第２のインタフェース
回路１６を通じてホスト装置３１に送出される第２の処
理を行う。
【００２７】ＲＡＩＤレベル３書き込み処理などの一般
的な書き込み処理を実行する場合、新規の書き込みデー
タが、ホスト装置３１から第２のインタフェース回路１
６を通じ、かつ、ＰＣＩローカルバス２８を通じてＤＲ
ＡＭ２２内の第１領域に送出される。そして、元のデー
タが、ディスクドライブ３３のデータディスクからＰＣ
Ｉローカルバス２８を通じてＤＲＡＭ２２内の第２領域
で読み取られ、かつ、元のパリティ情報が、ディスクド
ライブ３３のパリティディスクからＰＣＩローカルバス
２８を通じてＤＲＡＭ２２内の第３領域で読み取られ
る。その後、ＲＰＡ回路２０は、ＤＲＡＭ２２内に記憶
されている元のデータ、元のパリティ情報及び新規のデ
ータを排他的ＯＲ処理することによって、新規パリティ
情報が生成される読み取り、修正及び書き込みの処理を
単独で実行する。新規パリティ情報が算出されて、ＤＲ
ＡＭ内の第４領域に記憶された後は、プロセッサ１２
が、ＤＲＡＭ２２からディスクドライブ３３のデータデ
ィスクへ新規の書き込みデータ及び／又はＤＲＡＭ２２
からディスクドライブ３３のパリティディスクへ新規パ
リティデータを書き込む処理を実行する。適切なＲＰＡ
回路２０は、例えば、シンビオスロジック社によって提
供されており、同社の既存のコントローラ製品の一部で
あるＲＡＩＤパリティアシストチップである。
的な書き込み処理を実行する場合、新規の書き込みデー
タが、ホスト装置３１から第２のインタフェース回路１
６を通じ、かつ、ＰＣＩローカルバス２８を通じてＤＲ
ＡＭ２２内の第１領域に送出される。そして、元のデー
タが、ディスクドライブ３３のデータディスクからＰＣ
Ｉローカルバス２８を通じてＤＲＡＭ２２内の第２領域
で読み取られ、かつ、元のパリティ情報が、ディスクド
ライブ３３のパリティディスクからＰＣＩローカルバス
２８を通じてＤＲＡＭ２２内の第３領域で読み取られ
る。その後、ＲＰＡ回路２０は、ＤＲＡＭ２２内に記憶
されている元のデータ、元のパリティ情報及び新規のデ
ータを排他的ＯＲ処理することによって、新規パリティ
情報が生成される読み取り、修正及び書き込みの処理を
単独で実行する。新規パリティ情報が算出されて、ＤＲ
ＡＭ内の第４領域に記憶された後は、プロセッサ１２
が、ＤＲＡＭ２２からディスクドライブ３３のデータデ
ィスクへ新規の書き込みデータ及び／又はＤＲＡＭ２２
からディスクドライブ３３のパリティディスクへ新規パ
リティデータを書き込む処理を実行する。適切なＲＰＡ
回路２０は、例えば、シンビオスロジック社によって提
供されており、同社の既存のコントローラ製品の一部で
あるＲＡＩＤパリティアシストチップである。
【００２８】第１のインタフェース回路１４は、ＩＳＡ
バスや類似バスなどの補助バス３８に接続されるバッテ
リー付きＲＡＭやフラッシュメモリの一つ以上のコント
ローラ・リソース又は装置３７にプロセッサ１２をイン
タフェース接続するための回路を備えている。処理中に
プロセッサ１２への非ディスクアレイ関連部からのデー
タ転送、及びプロセッサ１２からの非ディスクアレイ関
連部へのデータ転送は、プロセッサローカルバス２６を
通じ、さらに第１のインタフェースチップ１４を通じて
実行される。これは、図６に示しめしたように従来の設
計にはない利点である。従来のアーキテクチャは、非デ
ィスクアレイ関連部のデータ転送がＰＣＩローカルバス
を通じて実行される。そのため利用可能な帯域幅の一部
を使用してしまうことになる。逆に、本発明のアーキテ
クチャでは、ＰＣＩローカルバス２８を通じた転送にお
ける非ディスクアレイ関連部がアクティビティとならな
い。これによって、ＰＣＩローカルバス２８を通じたデ
ィスクアレイ関連部データ転送に使用可能な帯域幅が減
少しないように出来る。
バスや類似バスなどの補助バス３８に接続されるバッテ
リー付きＲＡＭやフラッシュメモリの一つ以上のコント
ローラ・リソース又は装置３７にプロセッサ１２をイン
タフェース接続するための回路を備えている。処理中に
プロセッサ１２への非ディスクアレイ関連部からのデー
タ転送、及びプロセッサ１２からの非ディスクアレイ関
連部へのデータ転送は、プロセッサローカルバス２６を
通じ、さらに第１のインタフェースチップ１４を通じて
実行される。これは、図６に示しめしたように従来の設
計にはない利点である。従来のアーキテクチャは、非デ
ィスクアレイ関連部のデータ転送がＰＣＩローカルバス
を通じて実行される。そのため利用可能な帯域幅の一部
を使用してしまうことになる。逆に、本発明のアーキテ
クチャでは、ＰＣＩローカルバス２８を通じた転送にお
ける非ディスクアレイ関連部がアクティビティとならな
い。これによって、ＰＣＩローカルバス２８を通じたデ
ィスクアレイ関連部データ転送に使用可能な帯域幅が減
少しないように出来る。
【００２９】第２のインタフェース回路１６は、ホスト
ＰＣＩローカルバス３０にＰＣＩローカルバス２８をイ
ンタフェース接続するための回路を備えている。図３に
示すように、第２のインタフェース回路１６は、第１の
ＰＣＩインタフェース回路４０と、第２のＰＣＩインタ
フェース回路４１及び高帯域ＤＭＡ（ダイレクトメモリ
アクセス）インタフェース回路４２とを有している。
ＰＣＩローカルバス３０にＰＣＩローカルバス２８をイ
ンタフェース接続するための回路を備えている。図３に
示すように、第２のインタフェース回路１６は、第１の
ＰＣＩインタフェース回路４０と、第２のＰＣＩインタ
フェース回路４１及び高帯域ＤＭＡ（ダイレクトメモリ
アクセス）インタフェース回路４２とを有している。
【００３０】第１のＰＣＩインタフェース４０は、既存
のソフトウエアドライバがＰＣＩによるコントローラ１
０で動作することによって、ソフトウエアへの悪影響を
最小限にできる従来のＳＣＲＩＰＴＳエンジン処理を実
行する。特に、ホスト装置３１は、ディスク読み書きオ
ペレーション処理を開始する場合にＰＣＩによるコント
ローラ１０との通信を行うために、その処理能力が向上
したディスクアレイドライバのみならず既存のＳＣＳＩ
装置ドライバを用いる。
のソフトウエアドライバがＰＣＩによるコントローラ１
０で動作することによって、ソフトウエアへの悪影響を
最小限にできる従来のＳＣＲＩＰＴＳエンジン処理を実
行する。特に、ホスト装置３１は、ディスク読み書きオ
ペレーション処理を開始する場合にＰＣＩによるコント
ローラ１０との通信を行うために、その処理能力が向上
したディスクアレイドライバのみならず既存のＳＣＳＩ
装置ドライバを用いる。
【００３１】例えば、ホスト装置３１が別々のブロック
に格納されている６４キロバイトのデータをホストメモ
リを通じてディスクドライブへ書き込む場合、ホスト装
置３１が、第１のＰＣＩインタフェース４０のＳＣＲＩ
ＰＴＳエンジンへ従来の分散−集合リスト（scatter-ga
therlist）にかかる処理を実行する。この分散−集合リ
ストは、書き込みデータブロックがホストメモリでのマ
ッピングを示している。第１のＰＣＩインタフェース４
０で実行されるＳＣＲＩＰＴＳエンジンは、ホスト装置
から書き込みデータのブロックを取り出す連結（linke
d）ＤＭＡ（ダイレクトメモリアクセス）処理を実行す
るように分散−集合リストを用いる。第２のＰＣＩイン
タフェース４１は、書き込みデータのブロックがディス
クドライブ３３への記憶であることを示すように、別々
の分散−集合リストを作成する従来からのＳＣＲＩＰＴ
Ｓエンジン処理を実行する。
に格納されている６４キロバイトのデータをホストメモ
リを通じてディスクドライブへ書き込む場合、ホスト装
置３１が、第１のＰＣＩインタフェース４０のＳＣＲＩ
ＰＴＳエンジンへ従来の分散−集合リスト（scatter-ga
therlist）にかかる処理を実行する。この分散−集合リ
ストは、書き込みデータブロックがホストメモリでのマ
ッピングを示している。第１のＰＣＩインタフェース４
０で実行されるＳＣＲＩＰＴＳエンジンは、ホスト装置
から書き込みデータのブロックを取り出す連結（linke
d）ＤＭＡ（ダイレクトメモリアクセス）処理を実行す
るように分散−集合リストを用いる。第２のＰＣＩイン
タフェース４１は、書き込みデータのブロックがディス
クドライブ３３への記憶であることを示すように、別々
の分散−集合リストを作成する従来からのＳＣＲＩＰＴ
Ｓエンジン処理を実行する。
【００３２】このようにして、転送された書き込みデー
タ長は、例えば、６４キロバイトは、第２のインタフェ
ース回路１６の両端で、そのデータ長が同一である。し
かしながら、第１及び第２のＰＣＩインタフェース４
０，４２内のＳＣＲＩＰＴＳエンジンは、別々に動作し
ており、ＤＭＡインタフェース４４を通じて一つの分散
−集合リストから別々の分散−集合リストへ書き込みデ
ータのブロックを転送する。加えて、ＤＭＡインタフェ
ースは、第１のＰＣＩインタフェース４０と第２のＰＣ
Ｉインタフェース４１との間の動作速度を低減し、又は
バッファリングを処理する。例えば、ディスクアレイＰ
ＣＩローカルバス２０が、３３ＭＨｚで動作する一方、
ホスト装置ＰＣＩローカルバス３０は、２５ＭＨｚで動
作するように出来る。
タ長は、例えば、６４キロバイトは、第２のインタフェ
ース回路１６の両端で、そのデータ長が同一である。し
かしながら、第１及び第２のＰＣＩインタフェース４
０，４２内のＳＣＲＩＰＴＳエンジンは、別々に動作し
ており、ＤＭＡインタフェース４４を通じて一つの分散
−集合リストから別々の分散−集合リストへ書き込みデ
ータのブロックを転送する。加えて、ＤＭＡインタフェ
ースは、第１のＰＣＩインタフェース４０と第２のＰＣ
Ｉインタフェース４１との間の動作速度を低減し、又は
バッファリングを処理する。例えば、ディスクアレイＰ
ＣＩローカルバス２０が、３３ＭＨｚで動作する一方、
ホスト装置ＰＣＩローカルバス３０は、２５ＭＨｚで動
作するように出来る。
【００３３】第３のインタフェース回路１８は、ＰＣＩ
ローカルバス２８上の装置に対してＰＣＩローカルバス
マスタとして動作し、プロセッサ１２に対してはＰＣＩ
バスマスタ及びＰＣＩバススレーブの両方として動作す
る。
ローカルバス２８上の装置に対してＰＣＩローカルバス
マスタとして動作し、プロセッサ１２に対してはＰＣＩ
バスマスタ及びＰＣＩバススレーブの両方として動作す
る。
【００３４】図４に示すように、第３のインタフェース
回路は、インテル４８６ステートマシンなどの第１ステ
ートマシンを実行する回路４４と、ＰＣＩローカルバス
ステートマシンのような第２ステートマシンとして実行
回路４６と、４ワードデータバッファ４８と、４ワード
アドレスバッファ５０と、第２レベルキャッシュ制御回
路５２と、アービトレーションロジック５４とを有して
いる。
回路は、インテル４８６ステートマシンなどの第１ステ
ートマシンを実行する回路４４と、ＰＣＩローカルバス
ステートマシンのような第２ステートマシンとして実行
回路４６と、４ワードデータバッファ４８と、４ワード
アドレスバッファ５０と、第２レベルキャッシュ制御回
路５２と、アービトレーションロジック５４とを有して
いる。
【００３５】回路４４，４６で実現される第１及び第２
ステートマシンは、連動して、既知の方法によるＰＣＩ
ローカルバス２８サイクル又はコントロール信号に相当
するようなプロセッサ１２バスサイクル又はコントロー
ル信号の変換を行う。加えて、回路４４，４６で実現さ
れる第１及び第２ステートマシンは、ある当業者に周知
なように、ＰＣＩローカルバス２８サイクルに相当する
ようにプロセッサ１２バーストモード命令実行サイクル
の変換を行うことによって、プロセッサ１２バーストモ
ードコード及びデータが、ＰＣＩローカルバス２８を通
じて取り出せるようになる。
ステートマシンは、連動して、既知の方法によるＰＣＩ
ローカルバス２８サイクル又はコントロール信号に相当
するようなプロセッサ１２バスサイクル又はコントロー
ル信号の変換を行う。加えて、回路４４，４６で実現さ
れる第１及び第２ステートマシンは、ある当業者に周知
なように、ＰＣＩローカルバス２８サイクルに相当する
ようにプロセッサ１２バーストモード命令実行サイクル
の変換を行うことによって、プロセッサ１２バーストモ
ードコード及びデータが、ＰＣＩローカルバス２８を通
じて取り出せるようになる。
【００３６】特に、回路４４で実行された第１ステート
マシンは、プロセッサ１２のインテル８０４８６ＳＸ／
ＤＸ／ＤＸ２バーストモード命令実行サイクルを適切な
ＰＣＩローカル／バス２８サイクルに変換する。この適
切なＰＣＩローカル／バス２８サイクルは、ＰＣＩロー
カルバスの仕様「第２．１版であるタイトルの前記した
出版物」に掲載されている。プロセッサ１２バーストモ
ード命令実行サイクルは、本明細書に参照として示すイ
ンテル８０４８６ＸＸデータブックに記載されている。
第３のインタフェース回路１８は、ＤＲＡＭ２２からＰ
ＣＩローカルバス２８を通じて線形アドレスの順番でプ
ロセッサコード及び／又はデータを取り出すための、か
つ、プロセッサ１２によって要求される非線形アドレス
の順番でプロセッサ１２へコード／データを示すための
回路を備えている。
マシンは、プロセッサ１２のインテル８０４８６ＳＸ／
ＤＸ／ＤＸ２バーストモード命令実行サイクルを適切な
ＰＣＩローカル／バス２８サイクルに変換する。この適
切なＰＣＩローカル／バス２８サイクルは、ＰＣＩロー
カルバスの仕様「第２．１版であるタイトルの前記した
出版物」に掲載されている。プロセッサ１２バーストモ
ード命令実行サイクルは、本明細書に参照として示すイ
ンテル８０４８６ＸＸデータブックに記載されている。
第３のインタフェース回路１８は、ＤＲＡＭ２２からＰ
ＣＩローカルバス２８を通じて線形アドレスの順番でプ
ロセッサコード及び／又はデータを取り出すための、か
つ、プロセッサ１２によって要求される非線形アドレス
の順番でプロセッサ１２へコード／データを示すための
回路を備えている。
【００３７】４ワードデータ及びアドレスバッファ４
８，５０は、ＰＣＩローカルバス２８に接続された装置
に通知した書き込み（posted writes）を実行するため
に用いられる。処理中にプロセッサ１２からの書き込み
データが、ＰＣＩローカルバス２８がアドレスバッファ
５０に指定された装置に書き込みデータを転送するまで
データバッファ４８に格納される。加えて、プロセッサ
１２がＤＲＡＭ２２の連続したメモリアドレスへ多くを
指示した書き込み処理を実行する場合、プロセッサ１２
から通知された書き込みデータが、アドレスバッファ５
０からＰＣＩローカルバス２８を通じてバースト転送さ
れる。
８，５０は、ＰＣＩローカルバス２８に接続された装置
に通知した書き込み（posted writes）を実行するため
に用いられる。処理中にプロセッサ１２からの書き込み
データが、ＰＣＩローカルバス２８がアドレスバッファ
５０に指定された装置に書き込みデータを転送するまで
データバッファ４８に格納される。加えて、プロセッサ
１２がＤＲＡＭ２２の連続したメモリアドレスへ多くを
指示した書き込み処理を実行する場合、プロセッサ１２
から通知された書き込みデータが、アドレスバッファ５
０からＰＣＩローカルバス２８を通じてバースト転送さ
れる。
【００３８】第２レベルキャッシュ制御回路５２（図
４）は、一つ以上の制御ライン５８（図１）を通じてオ
プションのルックアサイド第２のキャッシュ５６（図
１）に対する処理を実行する。適切なルックアサイド第
２レベルのキャッシュは、ＣＸＫ７８４８６Ｑ１−３３
（キャッシュ−１Ｃ）総合キャッシュ／コントローラチ
ップ、又はＣＸ７８４８６２Ｑ−３３（キャッシュ−
２）総合キャッシュ／コントローラチップであり、両方
ともＳＯＮＹ株式会社から入手可能である。このＳＯＮ
Ｙチップは、（図１の）点線で示すようにプロセッサロ
ーカルバス２６に直接接続することによって、また、第
３のインタフェース回路１８へ最少処理による接続のル
ックアサイド方法によってデータのキャッシュ処理を実
行する。これによって、プロセッサのインテル８０４８
６ファミリーと連動した動作を行う。第２レベルのキャ
ッシュ５６を支援処理するために必要なキャッシュ制御
回路は、既知のインテル８２４２４ＺＸＣＤＣチップへ
の処理実行するような第３のインタフェースチップ１８
に設けられるよりも、第２レベルのキャッシュ５６の内
部に設けられている。第３のインタフェース回路１８
は、プロセッサ１２から要求された特別なコード／デー
タが、プロセッサ１２又は第２レベルのキャッシュ５６
の内部の第１レベルのキャッシュに存在しない場合に、
ＤＲＡＭ２２又はディスクドライブ３３からコード／デ
ータを取り出す支援処理回路を有している。
４）は、一つ以上の制御ライン５８（図１）を通じてオ
プションのルックアサイド第２のキャッシュ５６（図
１）に対する処理を実行する。適切なルックアサイド第
２レベルのキャッシュは、ＣＸＫ７８４８６Ｑ１−３３
（キャッシュ−１Ｃ）総合キャッシュ／コントローラチ
ップ、又はＣＸ７８４８６２Ｑ−３３（キャッシュ−
２）総合キャッシュ／コントローラチップであり、両方
ともＳＯＮＹ株式会社から入手可能である。このＳＯＮ
Ｙチップは、（図１の）点線で示すようにプロセッサロ
ーカルバス２６に直接接続することによって、また、第
３のインタフェース回路１８へ最少処理による接続のル
ックアサイド方法によってデータのキャッシュ処理を実
行する。これによって、プロセッサのインテル８０４８
６ファミリーと連動した動作を行う。第２レベルのキャ
ッシュ５６を支援処理するために必要なキャッシュ制御
回路は、既知のインテル８２４２４ＺＸＣＤＣチップへ
の処理実行するような第３のインタフェースチップ１８
に設けられるよりも、第２レベルのキャッシュ５６の内
部に設けられている。第３のインタフェース回路１８
は、プロセッサ１２から要求された特別なコード／デー
タが、プロセッサ１２又は第２レベルのキャッシュ５６
の内部の第１レベルのキャッシュに存在しない場合に、
ＤＲＡＭ２２又はディスクドライブ３３からコード／デ
ータを取り出す支援処理回路を有している。
【００３９】ＰＣＩアービトレーションロジック５４
は、リクエストライン５５ａ及びグラントライン５５ｂ
を通じてＰＣＩローカルバス２８に接続された全ての装
置間のアービトレーション（競合要求の監視、管理）を
処理する。ＰＣＩローカルバス２８について、アービト
レーションを処理装置が設けられていない場合、定義に
よって第３のインタフェース回路１８が、プロセッサ１
２のバーストコード命令実行オペレーション処理中にＤ
ＲＡＭ２２からコードを取り出すなど、ＰＣＩローカル
バス１８を通じたプロセッサ１２バスサイクルの処理を
実行するために用いられるＰＣＩローカルバス１８への
アクセス実行を行うことが出来る。既知の多くのアービ
トレーションスキームが、第３のインタフェース回路１
８におけるインンプレメンテーション処理に適してい
る。
は、リクエストライン５５ａ及びグラントライン５５ｂ
を通じてＰＣＩローカルバス２８に接続された全ての装
置間のアービトレーション（競合要求の監視、管理）を
処理する。ＰＣＩローカルバス２８について、アービト
レーションを処理装置が設けられていない場合、定義に
よって第３のインタフェース回路１８が、プロセッサ１
２のバーストコード命令実行オペレーション処理中にＤ
ＲＡＭ２２からコードを取り出すなど、ＰＣＩローカル
バス１８を通じたプロセッサ１２バスサイクルの処理を
実行するために用いられるＰＣＩローカルバス１８への
アクセス実行を行うことが出来る。既知の多くのアービ
トレーションスキームが、第３のインタフェース回路１
８におけるインンプレメンテーション処理に適してい
る。
【００４０】図２は、ＳＣＳＩバス−ＳＣＳＩバス間の
ディスクアレイコントローラ６０の構成を示している。
図１及び図２では、同一装置に同一符号を付してある。
コントローラ６０は、第２のインタフェースチップ１６
（図１）に代えてＰＣＩローカルバス２８に接続された
第２の入出力プロセッサ（ＩＯＰ）６２を備えている。
第２の入出力プロセッサ６２は、ＳＣＳＩケーブルなど
の一つ以上のケーブル６４を通じ、かつ、ホスト装置
（図示せず）のスロット（図示せず）によってホストＳ
ＣＳＩバス７０へ接続されているＳＣＳＩホストアダプ
タ６８に連動する第３の入出力プロセッサ（ＩＯＰ）６
６に接続されている。
ディスクアレイコントローラ６０の構成を示している。
図１及び図２では、同一装置に同一符号を付してある。
コントローラ６０は、第２のインタフェースチップ１６
（図１）に代えてＰＣＩローカルバス２８に接続された
第２の入出力プロセッサ（ＩＯＰ）６２を備えている。
第２の入出力プロセッサ６２は、ＳＣＳＩケーブルなど
の一つ以上のケーブル６４を通じ、かつ、ホスト装置
（図示せず）のスロット（図示せず）によってホストＳ
ＣＳＩバス７０へ接続されているＳＣＳＩホストアダプ
タ６８に連動する第３の入出力プロセッサ（ＩＯＰ）６
６に接続されている。
【００４１】データは、５３Ｃ８２５ＡＳＣＳＩ入出力
プロセッサチップなどの第２の入出力プロセッサ６２と
第３の入出力プロセッサ６３との間で、約２０メガバイ
ト／秒、又は５３Ｃ８７５チップでは４０メガバイト／
秒の、それぞれ転送速度で処理される。対照的に、デー
タはＰＣＩローカルバス２８の特定のデータ転送速度で
ある１３２メガバイト／秒の転送速度で第１のＰＣＩイ
ンタフェース４０と第２のＰＣＩインタフェース４１と
の間（図３）で処理される。
プロセッサチップなどの第２の入出力プロセッサ６２と
第３の入出力プロセッサ６３との間で、約２０メガバイ
ト／秒、又は５３Ｃ８７５チップでは４０メガバイト／
秒の、それぞれ転送速度で処理される。対照的に、デー
タはＰＣＩローカルバス２８の特定のデータ転送速度で
ある１３２メガバイト／秒の転送速度で第１のＰＣＩイ
ンタフェース４０と第２のＰＣＩインタフェース４１と
の間（図３）で処理される。
【００４２】このように、第２の入出力プロセッサ６２
は、第２のＰＣＩインタフェース４１（図３）と同様に
動作し、第３の入出力プロセッサ６６が、第１のＰＣＩ
インタフェース４０（図３）と同様に動作する。このよ
うにして、データは、図２に示したディスクアレイコン
トローラ６０における共通のＳＣＳＩインタフェースに
よって、分散−集合リストから別々の分散−集合リスト
に転送される。対照的に、第２のインタフェース回路１
６（図１）は、コントローラ１０における広帯域のＤＭ
Ａインタフェース４２（図３）によって分散−集合リス
トから別々の分散−集合リストにデータを転送する。
は、第２のＰＣＩインタフェース４１（図３）と同様に
動作し、第３の入出力プロセッサ６６が、第１のＰＣＩ
インタフェース４０（図３）と同様に動作する。このよ
うにして、データは、図２に示したディスクアレイコン
トローラ６０における共通のＳＣＳＩインタフェースに
よって、分散−集合リストから別々の分散−集合リスト
に転送される。対照的に、第２のインタフェース回路１
６（図１）は、コントローラ１０における広帯域のＤＭ
Ａインタフェース４２（図３）によって分散−集合リス
トから別々の分散−集合リストにデータを転送する。
【００４３】本発明のディスクアレイコントローラアー
キテクチャでは、バーストモードコード／データが、第
３のインタフェース回路１８を通じ、かつ、ＰＣＩロー
カルバス２８を通じて取り出せるようになる。さらに、
第３のインタフェース回路１８を通じたＰＣＩローカル
バス２８までのコード／データキャッシングケイパビリ
ティが処理できるようになり、内部ローカルバス２６を
通じた補助バス３８が帯域幅を使用することによって、
コントローラ１０のプライス／パフォーマンス効率が改
善される。
キテクチャでは、バーストモードコード／データが、第
３のインタフェース回路１８を通じ、かつ、ＰＣＩロー
カルバス２８を通じて取り出せるようになる。さらに、
第３のインタフェース回路１８を通じたＰＣＩローカル
バス２８までのコード／データキャッシングケイパビリ
ティが処理できるようになり、内部ローカルバス２６を
通じた補助バス３８が帯域幅を使用することによって、
コントローラ１０のプライス／パフォーマンス効率が改
善される。
【００４４】本発明は、上記の図をもって例示し、その
詳細な説明を行ったが、このような例示や説明の記載内
容は、一例であり、これに限定されない。すなわち、好
適な実施形態のみを示して説明しているものであり、本
発明の趣旨を逸脱しない変更及び修正をも包含するもの
である。
詳細な説明を行ったが、このような例示や説明の記載内
容は、一例であり、これに限定されない。すなわち、好
適な実施形態のみを示して説明しているものであり、本
発明の趣旨を逸脱しない変更及び修正をも包含するもの
である。
【図１】第１の実施形態のＰＣＩに基づくディスクアレ
イコントローラを示すブロック図である。
イコントローラを示すブロック図である。
【図２】第２の実施形態のＰＣＩに基づくディスクアレ
イコントローラを示すブロック図である。
イコントローラを示すブロック図である。
【図３】図１に示すディスクアレイコントローラにおけ
る第２のインタフェース回路を示すブロック図である。
る第２のインタフェース回路を示すブロック図である。
【図４】図１及び図２に示すディスクアレイコントロー
ラにおける第３のインタフェース回路を示すブロック図
である。
ラにおける第３のインタフェース回路を示すブロック図
である。
【図５】従来技術のパーソナルコンピュータ環境におけ
るＰＣＩローカルバスシステムアーキテクチャを示すブ
ロック図である。
るＰＣＩローカルバスシステムアーキテクチャを示すブ
ロック図である。
【図６】従来技術のディスクアレイコントローラ環境に
おけるＰＣＩローカルバスシステムアーキテクチャを示
すブロック図である。
おけるＰＣＩローカルバスシステムアーキテクチャを示
すブロック図である。
１０ ディスクアレイコントローラ １２ メインプロセッサ １４ 第１のインタフェース回路 １６ 第２のインタフェース回路 １８ 第３のインタフェース回路 ２０ ＲＡＩＤパリティアシスト（ＲＰＡ）回路 ２２ ＲＡＭ装置 ２４ 入出力プロセッサ（ＩＯＰ） ２６ 内部ローカルバス ２８ ＰＣＩローカルバス ３０ ホストＰＣＩローカルバス ３１ ホスト装置 ３２ チャネル ３３ ディスクドライブ ４０ 第１のＰＣＩインタフェース ４１ 第２のＰＣＩインタフェース ４２ ＤＭＡインタフェース ４８ データバッファ ５０ アドレスバッファ ５２ 第２レベルキャッシュ制御回路 ５４ アービトレーションロジック
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−287217（ＪＰ，Ａ) 特開 平６−348647（ＪＰ，Ａ) 特開 平９−114596（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/06
Claims (14)
- 【請求項１】 プロセッサ、第１のバス及びコントロー
ラ・リソースを有し、ホスト装置とディスク装置との間
に接続されるコントローラにおけるデータを転送する方
法であって、 前記プロセッサは、 前記第１のバスによって前記ホスト装置と前記ディスク
装置との間で第１のデータを転送するステップと、 前記第１のバスの帯域幅を減少させることなく前記プロ
セッサと前記コントローラ・リソースとの間で第２のデ
ータを転送するステップと、 を有することを特徴とするディスクアレイデータ転送の
スループットを改善する方法。 - 【請求項２】 前記コントローラは、さらに第２のバス
を有し、 前記第２のデータを転送するステップが、前記第２のバ
スを通じて前記プロセッサと前記コントローラ・リソー
スとの間で第２のデータを転送することを特徴とする請
求項１記載の方法。 - 【請求項３】 前記プロセッサが内部バスを備え、前記
第２のデータ転送において、さらに前記内部バスと前記
第２のバスとの間でインタフェース処理を実行するステ
ップを有することを特徴とする請求項２記載の方法。 - 【請求項４】 前記プロセッサが、インテル８０４８６
マイクロプロセッサであることを特徴とする請求項１記
載の方法。 - 【請求項５】 前記第１のバスが、ＰＣＩローカルバス
であることを特徴とする請求項１記載の方法。 - 【請求項６】 プロセッサ、第１のバス及びコントロー
ラ・リソースを有し、ホスト装置とディスク装置との間
に接続されるコントローラにおけるデータを転送する方
法であって、 前記コントローラは、 前記コントローラに第１のバス及び第２のバスを接続す
るステップと、 前記ディスク装置と前記ホスト装置との間に前記第１の
バスを接続するステップと、 前記プロセッサと前記コントローラ・リソースとの間に
前記第２のバスを接続するステップと、 前記第１のバスを通じて前記ディスク装置と前記ホスト
装置との間で第１のデータを転送するステップと、 前記第１のバスの帯域幅を減少させることなく前記第２
のバスを通じて前記プロセッサと前記コントローラ・リ
ソースとの間で第２のデータを転送するステップと、 を有することを特徴とするディスクアレイデータ転送の
スループットを改善する方法。 - 【請求項７】 前記プロセッサは内部バスを備え、前記
第２のデータを転送するステップが、前記内部バスと前
記第２のバスとの間でのインタフェースを処理するステ
ップを有することを特徴とする請求項６記載の方法。 - 【請求項８】 前記プロセッサが、インテル８０４８６
マイクロプロセッサであることを特徴とする請求項６記
載の方法。 - 【請求項９】 前記第１のバスが、ＰＣＩローカルバス
であることを特徴とする請求項６記載の方法。 - 【請求項１０】 ホスト装置及びディスク装置に接続さ
れたコントローラにおいて、 プロセッサと、 前記ホスト装置と前記ディスク装置との間に接続された
第１のバスと、 コントローラ・リソースと、 前記プロセッサと前記コントローラ・リソースとの間に
接続された第２のバスと、を有し、 前記プロセッサと前記コントローラ・リソースとの間の
全データ転送を前記第１のバスの帯域幅を減少させるこ
となく実行することを特徴とするコントローラ。 - 【請求項１１】 前記プロセッサと前記コントローラ・
リソースとの間の全データ転送が、前記第２のバスを通
じて実行されることを特徴とする請求項１０記載のコン
トローラ。 - 【請求項１２】 前記プロセッサは内部バスを備え、前
記コントローラが、さらに前記内部バスと前記第２のバ
スとの間に接続されたインタフェース回路を有すること
を特徴とする請求項１０記載のコントローラ。 - 【請求項１３】 前記プロセッサが、インテル８０４８
６マイクロプロセッサであることを特徴とする請求項１
０記載の方法。 - 【請求項１４】 前記第１のバスが、ＰＣＩローカルバ
スであることを特徴とする請求項１０記載の方法。
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|---|---|---|---|---|
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| DE69434381T2 (de) | 1993-06-04 | 2006-01-19 | Network Appliance, Inc., Sunnyvale | Verfahren zur Paritätsdarstellung in einem Raid-Untersystem unter Verwendung eines nichtflüchtigen Speichers |
| US5884050A (en) * | 1996-06-21 | 1999-03-16 | Digital Equipment Corporation | Mechanism for high bandwidth DMA transfers in a PCI environment |
| US5881254A (en) * | 1996-06-28 | 1999-03-09 | Lsi Logic Corporation | Inter-bus bridge circuit with integrated memory port |
| US5937174A (en) * | 1996-06-28 | 1999-08-10 | Lsi Logic Corporation | Scalable hierarchial memory structure for high data bandwidth raid applications |
| US5950225A (en) * | 1997-02-28 | 1999-09-07 | Network Appliance, Inc. | Fly-by XOR for generating parity for data gleaned from a bus |
| US5966534A (en) | 1997-06-27 | 1999-10-12 | Cooke; Laurence H. | Method for compiling high level programming languages into an integrated processor with reconfigurable logic |
| US6098114A (en) * | 1997-11-14 | 2000-08-01 | 3Ware | Disk array system for processing and tracking the completion of I/O requests |
| US6134630A (en) | 1997-11-14 | 2000-10-17 | 3Ware | High-performance bus architecture for disk array system |
| US6138176A (en) * | 1997-11-14 | 2000-10-24 | 3Ware | Disk array controller with automated processor which routes I/O data according to addresses and commands received from disk drive controllers |
| US6516351B2 (en) | 1997-12-05 | 2003-02-04 | Network Appliance, Inc. | Enforcing uniform file-locking for diverse file-locking protocols |
| US5941972A (en) * | 1997-12-31 | 1999-08-24 | Crossroads Systems, Inc. | Storage router and method for providing virtual local storage |
| USRE42761E1 (en) | 1997-12-31 | 2011-09-27 | Crossroads Systems, Inc. | Storage router and method for providing virtual local storage |
| US6504854B1 (en) * | 1998-04-10 | 2003-01-07 | International Business Machines Corporation | Multiple frequency communications |
| US6279011B1 (en) | 1998-06-19 | 2001-08-21 | Network Appliance, Inc. | Backup and restore for heterogeneous file server environment |
| US6119244A (en) * | 1998-08-25 | 2000-09-12 | Network Appliance, Inc. | Coordinating persistent status information with multiple file servers |
| US6343984B1 (en) | 1998-11-30 | 2002-02-05 | Network Appliance, Inc. | Laminar flow duct cooling system |
| US6560573B1 (en) * | 1999-07-30 | 2003-05-06 | Emc Corporation | Storage controller with hardware emulation controller for emulation between control processor and transfer circuitry compatible to different processor |
| KR100375816B1 (ko) * | 2000-10-10 | 2003-03-15 | 조용범 | 디지털신호 처리 프로세서의 ｈｐｉ와 ｄｍａ인터페이스를 가진 ｐｃｉ 버스 컨트롤러 |
| KR20020032136A (ko) * | 2000-10-25 | 2002-05-03 | 박성훈 | 메모리를 이용한 대용량 보조기억장치 |
| US7020770B2 (en) * | 2002-07-12 | 2006-03-28 | Lsi Logic Corporation | Method and apparatus for configuration of RAID controllers |
| US7219169B2 (en) * | 2002-09-30 | 2007-05-15 | Sun Microsystems, Inc. | Composite DMA disk controller for efficient hardware-assisted data transfer operations |
| WO2012089154A1 (zh) * | 2010-12-30 | 2012-07-05 | 成都市华为赛门铁克科技有限公司 | 存储阵列和存储系统及数据访问方法 |
| CN102063274B (zh) * | 2010-12-30 | 2013-10-09 | 华为技术有限公司 | 存储阵列和存储系统及数据访问方法 |
Family Cites Families (13)
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|---|---|---|---|---|
| US4965801A (en) * | 1987-09-28 | 1990-10-23 | Ncr Corporation | Architectural arrangement for a SCSI disk controller integrated circuit |
| EP0416331B1 (en) * | 1989-08-31 | 1995-05-17 | Yokogawa Electric Corporation | Line computer |
| GB9018992D0 (en) * | 1990-08-31 | 1990-10-17 | Ncr Co | Internal bus for work station interfacing means |
| EP0487901A3 (en) * | 1990-11-29 | 1992-09-23 | Hewlett-Packard Company | Disk controller using a video ram |
| US5253348A (en) * | 1990-12-28 | 1993-10-12 | Apple Computer, Inc. | Method of arbitration for buses operating at different speeds |
| US5287476A (en) * | 1991-06-07 | 1994-02-15 | International Business Machines Corp. | Personal computer system with storage controller controlling data transfer |
| US5257391A (en) * | 1991-08-16 | 1993-10-26 | Ncr Corporation | Disk controller having host interface and bus switches for selecting buffer and drive busses respectively based on configuration control signals |
| US5289418A (en) * | 1992-02-14 | 1994-02-22 | Extended Systems, Inc. | Memory apparatus with built-in parity generation |
| US5379384A (en) * | 1992-06-05 | 1995-01-03 | Intel Corporation | Configuration data loopback in a bus bridge circuit |
| US5434976A (en) * | 1992-09-28 | 1995-07-18 | Standard Microsystems Corporation | Communications controller utilizing an external buffer memory with plural channels between a host and network interface operating independently for transferring packets between protocol layers |
| US5392407A (en) * | 1992-12-24 | 1995-02-21 | Ncr Corporation | Multi-port processor with peripheral component interconnect port and rambus port |
| US5522050A (en) * | 1993-05-28 | 1996-05-28 | International Business Machines Corporation | Bus-to-bus bridge for a multiple bus information handling system that optimizes data transfers between a system bus and a peripheral bus |
| US5542053A (en) * | 1994-11-30 | 1996-07-30 | International Business Machines Corporation | Bridge interface between two buses of a computer system with a direct memory access controller programmed by a scatter/gather programmer |
-
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