KR20000065071A - 버스로부터수집된데이터에대해패리티를발생시키는플라이바이 - Google Patents

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Abstract

본 발명은, 실질적인 계산 자원을 소비하지 않고 XOR 연산을 수행하는 방법 및 시스템을 제공한다. 특정된 프로세서가 1세트의 디스크 드라이브와 동일한 버스에 연결되며; 상기 특정된 프로세서는 상기 디스크 드라이브로의 데이터 전송 및 상기 디스크 드라이브로부터의 데이터 전송을 조사하여, 개별적인 전송을 요구하지 않고, 상기 디스크 드라이브로 전송된 데이터 및 상기 디스크 드라이브로부터 전송된 데이터에 대해 XOR 연산을 수행한다. 상기 특정된 프로세서는, XOR 연산에 사용되고, XOR 연산의 결과를 기록하며, 상기 프로세서의 명령에 따라 판독되는 XOR 어큐뮬레이터를 유지한다. 상기 XOR 어큐뮬레이터는, 각각의 RAID 스트라이프, 즉, 선택된 1세트의 RAID 스트라이프에 대해 1세트의 어큐뮬레이터 레지스터를 포함한다. 1개의 (내용 주소화 메모리 등의) 메모리가 1세트의 어큐뮬레이터 레지스터를 각각의 선택된 RAID 스트라이프와 연관시킨다.

Description

플라이바이(Ｆｌｙ-Ｂｙ) ＸＯＲ
기억 시스템의 한 가지 공지의 형태는, 데이터가 다중 디스크 드라이브에 걸쳐 분산 저장되어, 이들 디스크 드라이브 중 하나에서, 또는 그의 기억 블록들 중 하나 또는 그 이상에서 손실된 데이터로 인해 이상이 발생한 경우에도 복구 가능하도록 되어있는 "RAID"로서 알려져 있다. 후의 복구를 위한 데이터의 기억을 위해, RAID 시스템은 패리티 정보와 함께 데이터를 기록함으로써, 이 패리티 정보로부터 데이터를 복구할 수 있다. 예컨대, RAID 시스템의 한 형태에 있어서, 4블록의 데이터 및 1블록의 패리티 정보를 "스트라이프"로서 알려진 유닛에 기록하기 위해 1세트 5개의 디스크가 사용된다.
상기 기술에서 발생하는 한 가지 문제는, 패리티 정보를 기록하는 RAID 시스템이 패리티 정보의 계산을 신속하게 요구함과 동시에 자주 요구한다는 것이다. 예컨대, 하나의 스트라이프에 기입하는 연산은, 적어도 1세트의 패리티 정보의 계산을 필요로 한다. 패리티 정보의 계산은 실질적으로 XOR(배타적 논리합) 함수를 사용하도록 한다. 이것은, 프로세서 사이클, 캐쉬 위치 및 메모리 액세스 사이클 등의 실질적인 계산 자원의 할당을 요구할 수 있다.
패리티 정보의 계산을 위한 한 가지 가능한 기술은, XOR 함수를 계산하기 위한 프로세서를 제어하는 소프트웨어를 제공하는 것이다. 이러한 기술은, 레지스터 충돌 및 불필요한 대기를 방지하기 위해 프로세서 명령을 스케줄링하기 위한 시도를 포함하는 디자인, 및 프로세서에 의한 불필요한 메모리 전송 및 불필요한 대기를 방지하기 위해 캐쉬 미스(misses)를 감소시키기 위한 시도를 포함하는 디자인 등의 몇 가지 다른 디자인을 포함한다. 이러한 기술은, 패리티 정보를 계산하는 목적을 달성하는 반면, 실질적인 계산 자원(프로세서 사이클, 캐쉬 위치, 메모리 전송)을 요구한다는 결점을 갖고 있다.
패리티 정보를 계산하기 위한 다른 가능한 기술은, XOR 연산을 수행하기 위해, 독립 메모리와 함께 제 2 프로세서를 제공하는 것이다. 제 2 프로세서는, DMA 접속을 사용하여 메인 메모리(즉, 제 1 프로세서에 의해 사용되는 메모리)에 연결되어 있으며, 상기 제 2 프로세서가 DMA 연산을 사용하여 메모리로부터 XOR 연산의 입력을 검색하므로, 제 1 프로세서는 다른 작업을 수행할 수 있다. 이러한 기술은, 패리티 정보를 계산하는 목적을 달성하는 반면, 제 1 프로세서의 부담을 일부 경감하지만, 실질적인 메모리 전송 및 시스템 버스의 사용을 요구한다는 결점을 갖고 있다.
따라서, 보다 적은 계산 자원을 소비하면서 XOR 연산을 수행하기 위한 방법 및 시스템을 제공하는 것이 유리하다. 이러한 이점은, 특정된 프로세서가, 시스템 버스상에서 메모리 및 디스크 액세스가 전송될 때, 그들을 검토하고, XOR 연산을 수행하여 그 결과를 기록하며, 프로세서 명령에 따라 상기 XOR 연산의 결과를 출력하는 본 발명의 1실시예에서 달성된다.
본 발명은 기억 시스템에 관한 것이다.
도 1은 플라이바이(fly-by) XOR을 수행하기 위한 시스템의 블록도를 도시하고 있다.
도 2는 플라이바이 XOR을 수행하기 위한 시스템의 동작 방법을 나타내는 플로우챠트를 도시하고 있다.
도 3은 제 1 플라이바이 XOR 요소의 블록도를 도시하고 있다.
도 4는 제 2 플라이바이 XOR 요소의 블록도를 도시하고 있다.
본 발명은, 실질적인 계산 자원을 소비하지 않고 XOR 연산을 수행하는 방법 및 시스템을 제공한다. 특정된 프로세서가, 1세트의 디스크 드라이브와 동일한 버스에 연결된다; 상기 특정된 프로세서는, 디스크 드라이브로의 데이터 전송 및 디스크 드라이브로부터의 데이터 전송을 검토하여, 개별적인 전송을 요구하지 않고, 디스크 드라이브로 전송된 데이터 및 디스크 드라이브로부터 전송된 데이터에 대해 XOR 연산을 수행한다.
바람직한 1실시예에서, 상기 특정된 프로세서는, XOR 연산에 사용되고, XOR 연산의 결과를 기록하며, 프로세서의 명령에 따라 판독되는 XOR 어큐뮬레이터를 유지하고 있다. 상기 XOR 어큐뮬레이터는, 각각의 RAID 스트라이프, 즉, 선택된 1세트의 RAID 스트라이프에 대해 1세트의 어큐뮬레이터 레지스터를 포함한다. 1개의 (내용 어드레스 기억 장치 등의) 메모리가 1 세트의 어큐뮬레이터 레지스터를 각각의 선택된 RAID 스트라이프와 연관시킨다.
이하, 본 발명의 바람직한 1실시예를, 바람직한 프로세스 단계 및 데이터 구조에 관해 설명한다. 그러나, 당업자들은, 본 출원을 숙독한 후, 본 발명의 실시예들이 프로그램 제어하에서 동작하는 1개 또는 그 이상의 범용 프로세서를 사용하여 구현되고, 상기 기기를 사용하여 본 명세서에 기재된 바람직한 프로세스 단계 및 데이터 구조를 구현하는 것은 과도한 실험 또는 그 이상의 발명을 요구하지 않음을 인식할 것이다.
시스템 요소
도 1은 플라이바이(fly-by) XOR을 수행하기 위한 시스템의 블록도를 도시하고 있다.
시스템(100)은, 적어도 1개의 프로세서(110), 1개의 메모리(120), 및 프로세 서(110)와 메모리(120)를 연결하기 위한 시스템 버스(130)를 포함한다. 단지 1개의 프로세서(110)만 도시되어 있으나, 어떤 애플리케이션에 바람직한 실시예에서는, 1개 이상의 프로세서(110)가 시스템 버스(130)에 연결되어, 이들 프로세서(110)가 동작시에 서로 협력한다.
또한, 상기 시스템(100)은, 복수의 디스크 드라이브(140), 및 디스크 드라이브(140)를 제어하고, 메저닌(mezzanine) 버스(160)를 사용하여 디스크 드라이브(140)와 시스템 버스(130) 사이의 데이터를 연결하기 위해, 상기 디스크 드라이브(140)에 연결된 적어도 1개의 디스크 I/O 어댑터(150)를 포함한다.
바람직한 1 실시예에서, 상기 메저닌 버스(160)는, 공지의 PCI 버스 표준에 의해 정의된 바와 같이, PCI 버스이고, PCI 브리지(170)를 사용하여 상기 시스템 버스(130)에 연결되어 있다.
바람직한 1실시예에서, 상기 메저닌 버스(160)는 PCI 버스이지만, 본 발명은, PCI 버스 또는 다른 특정 타입의 버스를 사용하는 것으로 한정되지 않는다. 유사하게, 상기 메저닌 버스(160)는 본 명세서에서 32비트 버스로서 기재되어 있지만, 64비트 버스 등의 다른 버스폭으로도 구현 가능하다. 이러한 다른 형태는 과도한 실험 또는 발명을 요구하지 않는다.
플라이바이 XOR 요소(180)는, 메저닌 버스(160)에 연결되어, 이 메저닌 버스(160)를 사용하는 데이터 전송으로부터 데이터를 수집한다. 상기 플라이바이 XOR 요소(180)는, XOR 연산의 부분적인 또는 최종적인 결과를 저장하기 위해 XOR 버퍼(190)를 사용한다.
상기 프로세서(110)가 상기 메모리(120)와 하나 또는 그 이상의 디스크 드라이브(140) 사이의 데이터의 전송을 지시하면, 이 데이터는 상기 시스템 버스(130)와 PCI 브리지(170) 및 메저닌 버스(160)를 사용하여 전송된다. 상기 데이터가 메저닌 버스(160)를 사용하여 전송됨에 따라, 상기 플라이바이 XOR 요소(180)는 (데이터 전송으로부터의 방해 없이) 데이터를 판독하여, 그것을 XOR 버퍼(190)내의 XOR 어큐뮬레이터(도 2 참조) 중 하나에 부가한다. RAID 스트라이프가 전체적으로 또는 부분적으로 판독 또는 기입되면, 상기 플라이바이 XOR 요소(180)는, 상기 시스템(100)의 어느 부분으로부터 추가적인 자원을 요구하지 않고, 상기 RAID 스트라이프에 대한 1세트의 패리티 정보를 동적으로 계산한다. 추가적인 데이터 전송이 요구되지 않음과 동시에, 상기 프로세서(110) 및 메모리(120)가 상기 XOR 연산을 수행하도록 요구되지도 않는다.
상기 프로세서(110)가, 판독 또는 기입된 RAID 스트라이프의 기억 블록으로 상기 패리티 정보를 기입하도록 지시하면, 상기 플라이바이 XOR 요소(180)는, 상기 XOR 버퍼(190)내의 XOR 어큐뮬레이터 중 하나로부터, 누산된 패리티 정보를 판독한다. 또한, 상기 XOR 버퍼(190)로부터의 누산된 패리티 정보는, 상기 RAID 스트라이프의 디스크 드라이브(140) 중 하나가, RAID 스트라이프의 기억 블록 중 하나의 전체 또는 일부를 상실한 경우, RAID 스트라이프의 데이터를 재구성 또는 복원하는데 사용된다.
시스템 동작
도 2는 플라이바이 XOR을 수행하기 위한 시스템의 동작 방법을 나타내는 플로우챠트를 도시하고 있다.
상기 플라이바이 XOR 요소(180)의 동작 방법(200)은, 상기 프로세서(110)에 의해 수행되는 단계들의 시퀀스, 상기 디스크 드라이브(140) 및 상기 플라이바이 XOR 요소(180)를 포함한다.
플로우 포인트(210)는, 시스템(100)이 RAID 스트라이프에 대해 XOR 연산의 수행하기 직전의 상태이다.
단계(221)에서, 프로세서(110)는, 메모리(120)내의 메모리 버퍼를 할당하고, 메모리 버퍼로 또는 메모리 버퍼로부터 전송된 DMA 및 상기 디스크 드라이브(140) 중 하나가 되도록 데이터를 구성한다.
단계(222)에서, 상기 프로세서(110)는, 상기 메모리
버퍼의 메모리 어드레스를 플라이바이 XOR 요소(180)로 전송하고, 이 플라이바이 XOR 요소(180)가 상기 메모리 버퍼로 또는 상기 메모리 버퍼로부터 전송된 데이터를 인식하도록 지시한다. 또한, 상기 프로세서(110)는, XOR 버퍼(190)내의 XOR 어큐뮬레이터 버퍼 중 하나를 할당하여, XOR 연산의 결과를 누산한다.
단계(223)에서, DMA 전송이 수행된다. 상기 플라이바이 XOR 요소(180)는, 상기 메저닌 버스(160)를 감시하여, 메모리 버퍼로의 전송 및 메모리 버퍼로부터의 전송의 인식을 시도한다. 플라이바이 XOR 요소(180)가 이러한 전송을 인식하면, 전송되는 데이터를 복사하여, 연관된 XOR 어큐뮬레이터 버퍼에 누산된 패리티 정보에 (XOR 연산을 수행함으로써) 그것을 부가한다. 인식된 메모리 버퍼에 대한 모든 데이터가 전송되면, 상기 연관된 XOR 어큐뮬레이터 버퍼는 RAID 스트라이프에 대해 계산된 패리티를 유지한다.
단계(224)에서, 상기 프로세서(110)는, 누산된 패리티 정보를, 상기 플라이바이 XOR 요소(180)가 상기 연관된 XOR 어큐뮬레이터 버퍼로부터 상기 메모리(110)의 메모리 버퍼로, 또는 상기 디스크 드라이브(140) 중 하나의 기억 블록으로 판독하도록 지시한다. 어느 쪽의 경우라도, 상기 플라이바이 XOR 요소(180)로부터의 판독은, 프로세서 판독 또는 상기 디스크 드라이브(140) 중 하나로의 DMA 전송에 의해 수행된다. 바람직한 1실시예에서, 누산된 패리티 정보의 판독은, 조합된 XOR 어큐뮬레이터 버퍼가 제로(zero)로 리셋되도록 한다.
플로우 포인트(230)에서, 상기 RAID 스트라이프에 대한 XOR 연산이 완료되고, 시스템(100)은 다른 RAID 스트라이프에 대해 계속될 수 있다.
바람직한 1실시예에서, 프로세서(110)가, 실제로 상기 디스크 드라이브(140) 중 하나로부터 상기 메모리(120)의 메모리 버퍼로 데이터를 전송하지 않고 XOR 연산을 수행할 수 있다. 본 명세서에서는, 이것을, 상기 데이터가 메모리(120)에 실제로 기억되지 않는다는 점을 제외하고는, 상기 연산이 모든 면에서 메모리 버퍼로의 전송인 것처럼 진행되므로, "널(null)" 메모리 버퍼로의 전송이라 한다. RAID 스트라이프가 디스크 드라이브(140)에 기억되면, RAID 스트라이프의 전체 미만의 기억 블록을 판독 또는 기입하는 것이 요구되나, 전체 RAID 스트라이프에 대해 패리티 정보를 계산해야 하는 RAID 스트라이프에 대한 디스크 연산이 존재하므로, 널 메모리 버퍼로 전송 가능한 것이 유리하다.
예컨대, RAID 스트라이프 중 단 하나의 기억 블록에 기입하는 것이 요구되는 경우, 그 기억 블록과 패리티 정보 기억 블록 양쪽 모두에 기입해야 한다. 공지의 RAID 기억 시스템에서, 우선, 최근의 패리티와 데이터 블록 양쪽을 디스크로부터 메모리로 판독한 후, 프로세서가 새로운 패리티 정보를 계산해야 한다. 그러나, 본 발명에 의하면, 프로세서(110) 또는 메모리(120)의 자원은 사용하지 않지만, 플라이바이 XOR 요소(180)를 사용하여 패리티 정보를 계산하도록 이들 블록을 널 메모리 버퍼로 전송할 수 있다.
또한, 바람직한 1실시예에서, RAID 스트라이프의 단 1개의 기억 블록으로의 기입은 보다 적은 단계에 의해 수행된다: (1) 이전의 기억 블록 데이터 및 이전의 패리티 블록 데이터를 널 메모리 버퍼로 전송하여, 플라이바이 XOR 요소(180)를 사용하여 패리티 정보를 누산한다. (2) 새로운 기억 블록 데이터가 기억 블록으로 기입되어, 상기 기억 블록으로의 기입과 동시에, 플라이바이 XOR 요소(180)를 사용하여 패리티 정보를 누산한다. (3) 누산된 패리티 정보를 XOR 버퍼(190)로부터 패리티 기억 블록으로 기입한다. 이들 동작에서, 프로세서(110) 및 메모리(120)의 자원은 불필요하다.
널 메모리 버퍼로의 전송을 수행하기 위해, 단계(221)에서, 프로세서(110)는 메모리(120)내의 메모리 버퍼를 할당하지 않고, 디스크 드라이브(140) 중 하나와 메모리(120)에 의해 인식되지 않은 메모리 어드레스 사이에서 전송되는 DMA가 되도록 데이터를 설정한다. 단계(223)에서, 상기 DMA 전송이 수행되고, 플라이바이 XOR 요소(180)가 메저닌 버스(160)를 감시하지만, 메모리(120)는 널 메모리 버퍼로 "전송되는" 어떠한 데이터도 포착하지 않는다.
제 1 플라이바이 XOR 요소
도 3은 제 1 플라이바이 XOR 요소(180)의 블록도를 도시하고 있다.
제 1 플라이바이 XOR 요소(180)는, 버스 인터페이스(310), 타이밍 및 제어 요소(320), 및 내용 어드레스 기억 장치(CAM)(330) 및 관련 요소를 포함한다. 상기 XOR 버퍼(190)는 플라이바이 XOR 요소(180)에 연결되어 있고, 랜덤 액세스 메모리(RAM)(340), FIFO 큐(queue)(350) 및 관련 요소를 포함한다. 상기 XOR 버퍼(190)가 개념적으로는 RAM(340)을 포함하고 있지만, 바람직한 1실시예에서, RAM(340)은 외부적인 RAM 회로를 사용하여 구현되는 한편, FIFO(350) 및 관련 요소는 ASIC의 플라이바이 XOR 요소(180)의 다른 회로에 의해 구현된다.
상기 버스 인터페이스(310)와 타이밍 및 제어 요소(320)는, 상기 플라이바이 XOR 요소(180)와 메저닌 버스(160) 사이의 인터페이스를 제공한다. 상기 인터페이스는, 상기 메저닌 버스(160)에 의해 사용되는 제어 신호를 전달하는 1세트의 제어 경로(311), 비트(0∼31)를 갖는 버스 어드레스 값을 전달하는 버스 어드레스(BA) 경로(312), 및 비트(0∼31)를 갖는 버스 데이터 값을 전달하는 버스 데이터(BD) 경로(313)를 포함한다. PCI 버스를 사용한 통신은, 컴퓨터 시스템 설계 업계에 공지되어 있다.
메저닌 버스(160)가 PCI 버스가 아니거나, 또는 32비트폭이 아닌 다른 실시예에서, 버스 데이터 값은 (비트 0∼63 등의) 다른 비트 식별자를 갖고, PCI가 아닌 다른 버스 프로토콜을 사용하여 통신이 일어난다.
상기 XOR 버퍼(190)는, 랜덤 액세스 메모리(RAM)(340)를 포함하는데, 이것은 32개로 이루어진 1세트의 XOR 어큐뮬레이터 버퍼를 제공하고, 이들 각 XOR 어큐뮬레이터 버퍼는 4 바이트(32비트) 폭의 1024개의 엔트리를 포함하는 길이므로, 4K 바이트 크기이다. 따라서, 상기 플라이바이 XOR 요소(180)에 의해, 32개의 상이한 RAID 스트라이프까지 XOR 누산을 동시에 수행할 수 있다.
또한, 상기 XOR 버퍼(190)는, 연속하는 버스 데이터 값의 워드를 입력하고, 이들 연속하는 워드에 대해 XOR 연산을 수행하여, 상기 RAM(340)내의 32개의 XOR 어큐뮬레이터 버퍼 중 하나에 패리티 정보를 누산하기 위해 제공되는 FIFO 큐(350)를 포함한다.
상기 CAM(330)은 1세트 256개의 엔트리를 제공하는데, 이들 각각은, 20비트의 버스 어드레스 값을, RAM(340)내의 32개의 XOR 어큐뮬레이터 버퍼 중 하나의 5비트의 연관된 어드레스와 연관시킨다. 상기 CAM(330)은, CAM(330)내의 256개의 엔트리 중 하나를 선택하기 위한 어드레스 입력 포트(331), CAM(330)에 의해 매칭되는 20비트의 태그를 제공하기 위한 20비트의 태그 포트(332), CAM(330)에 의해 20비트의 태그와 연관된 5비트의 값을 제공하기 위한 5비트 값 포트(333), 기입 제어 신호를 입력받기 위한 기입 제어 포트(334), 및 매칭 제어 신호를 제공하기 위한 매칭 제어 포트(335)를 포함한다.
또한, 상기 타이밍 및 제어 요소(320)는, 상기 매칭 제어 포트(335)로부터 매칭 제어 신호를 입력받아, RAM(340)을 어드레싱하기 위해 15 비트의 RAM 어드레스 경로(RA)(314), 및 CAM(330)을 제어하기 위한 기입 제어 경로(315)를 제공한다.
버스 어드레스 경로(312)의 비트(12∼31)와, 버스 데이터 경로(313)의 비트(12∼31)(따라서, 각각의 경우에 상위 20 비트)는 CAM 멀티플렉서(336)의 입력에 연결되고, 이것의 출력은 CAM(330)의 태그 포트(332)에 연결된다. 또한, 이 태그 포트(332)는, 드라이버(337)를 사용하여 버스 데이터 경로(313)에 연결될 수 있는 20비트 태그 출력을 제공한다. 값 포트(333)에서의 연관된 5비트 값은, XOR 버퍼(190)에 연결되고, 또한, 1쌍의 드라이버(338)를 사용하여 버스 데이터 경로(313)에도 연결된다.
상기 XOR 버퍼(190)는, 15비트의 RAM 어드레스 값을 입력받기 위한 RAM 어드레스 포트(341), 및 RAM(340)내의 연관된 위치에 기억된 32 비트의 RAM 데이터 값을 제공하기 위한 RAM 데이터 포트(342)를 포함하는 RAM(340)을 포함한다. 상기 RAM(340)은, 개념적으로 32개의 개별적인 XOR 어큐뮬레이터 버퍼들로 분할되며, 이들 각각은 1K의 32비트 워드(즉, 4K 바이트)를 포함하고, RAM 어드레스 값의 상위 비트로서 5비트의 XOR 어큐뮬레이터 버퍼의 수(0∼31)를 각각 갖는, RAM(340)내의 1세트의 기억 장소를 차지한다.
상기 값 포트(333)에서의 연관된 5비트의 값은 상기 RAM 어드레스 포트(341)에 연결되고, RAM(340)내의 워드를 어드레싱하기 위한 상위 5비트를 제공한다. 버스 어드레스 경로(312)의 비트(2∼11)(즉, 4바이트 워드를 어드레싱하기 위한 하위 10비트)는, RAM(340)내의 워드를 어드레싱하기 위한 하위 10비트를 제공하고, 또한, RAM 어드레스 포트(341)에 연결되어 있다. 따라서, 상기 RAM(340)은 RAM 어드레스 포트(341)에서의 15비트 어드레스를 입력받고, RAM 데이터 포트(342)에서의 32비트 데이터 워드 출력을 제공한다.
상기 RAM 데이터 포트(342)는, 드라이버(351)를 사용하여, 버스 데이터 경로(313)(및 상기 FIFO 큐(350)의 입력), FIFO 멀티플렉서(352)의 출력, 및 FIFO 레지스터(353)의 입력에 연결되어 있다. 상기 FIFO 큐(350)는, 전체 32비트 워드에 대해 XOR 연산을 동시에 수행하기 위한 1세트 32개의 XOR 게이트를 포함하는 XOR 연산기(354)에 연결된 출력을 갖는다. 상기 FIFO 멀티플렉서(352)는 상기 XOR 연산기(354)의 출력 및 "제로" 입력(355)에 연결되어 있다.
새로운 RAID 스트라이프에 대해 XOR 연산기 버퍼를 할당하기 위해, 단계(221) 및 단계(222)에서와 같이, 상기 타이밍 및 제어 요소(320)는, 상기 메모리(120)의 메모리 버퍼에 대한 20비트 메모리 어드레스를 CAM(330)에 로드하고, 이 20비트 메모리 어드레스를 32개의 XOR 어큐뮬레이터 버퍼 중 하나에 대한 5비트 식별자와 연관시킨다. 버스 어드레스 경로(312)의 비트(2∼9)는 어드레스 입력 포트(331)에 연결되어, CAM(330)에 대한 새로운 엔트리의 주소를 제공한다. 상기 CAM 멀티플렉서(336)는, 타이밍 및 제어 요소(320)의 제어하에서, 태그 포트(332)에 연결하기 위한 버스 데이터 값을 선택한다. 상기 CAM(330)은, 버스 데이터 경로(313)로부터의 버스 데이터 값의 비트(12∼31)를 어드레스 입력 포트(331)에서 특정된 어드레스의 새로운 20비트 태그로서, 버스 데이터 경로(313)로부터의 버스 데이터 값의 비트(0∼4)를 새로운 5비트의 값으로서 삽입한다. 또한, 상기 프로세서(110)는 특수한 목적을 위해 CAM(330)의 선택된 엔트리를 판독한다.
단계(223)에서와 같이 메저닌 버스(160)를 감시하기 위해, 상기 타이밍 및 제어 요소(320)는, 태그 포트(332)로의 연결을 위한 버스 어드레스 경로(312)를 선택한다. 상기 메저닌 버스(160)상에 나타나는 메모리 어드레스의 상위 20비트가 CAM(330)의 20비트 태그 중 하나와 매칭되면, 상기 CAM(330)은, 상기 버스 어드레스의 비트(12∼31)를 매칭하여, 5비트의 값을 이 20비트 태그와 관련시킨다.
상기 연관된 5비트의 값은 RAM(340)의 32개의 XOR 어큐뮬레이터 버퍼 중 하나를 선택하는데 사용되는 한편, 상기 버스 어드레스 경로(312)의 비트(2∼11)는 RAM(340)의 XOR 어큐뮬레이터 버퍼의 개별적인 워드를 선택하는데 사용되어, 메저닌 버스(160)상의 데이터 값이 워드 단위로 상기 FIFO 레지스터(353)에 판독된다. 상기 타이밍 및 제어 요소(320)는, RAM(340)으로부터 FIFO 레지스터(353)로 판독된 대응하는 워드와 관련하여, FIFO 큐(350)내의 각 워드를 XOR 연산기(354)를 통해 배열함으로써, 상기 FIFO 큐(350)의 데이터와 관련된, RAM(340)의 XOR 어큐뮬레이터 버퍼내의 데이터에 대해 XOR 연산을 수행한다. 그 후, 상기 타이밍 및 제어 요소(320)는, 상기 XOR 연산의 결과가 RAM(340)의 관련된 XOR 어큐뮬레이터 버퍼로 재기입 되도록 한다.
단계(224)에서와 같이, 누산된 패리티 정보를 판독하기 위해, 상기 타이밍 및 제어 요소(320)는, RAM 어드레스 포트(341)에 연결하기 위한 버스 어드레스 경로(312)를 선택하여, RAM(340)의 XOR 어큐뮬레이터 버퍼내의 각 워드를 차례로 상기 버스 데이터 경로(313)상으로 판독하는 한편, 메모리(120) 또는 디스크 드라이브(140) 중 하나의 어느 한 쪽으로 DAM 전송이 일어난다. 가장 일반적으로는, DMA 전송이 직접 디스크 드라이브(140) 중 하나로 향하지만, 프로세서(110)가 패리티 정보에 대해서 동작해야 하는 경우에는 메모리(120)로 향할 수 있다. 또한, 상기 프로세서(110)는, 특수한 목적을 위해, 또는 그렇지 않은 경우, XOR 버퍼(190)내에 있는 동안 패리티 정보에 대해 판독 또는 연산을 수행하는 것이 바람직한 경우, RAM(340)의 엔트리를 직접 판독할 수 있다. 상기 타이밍 및 제어 요소(320)는, RAM(340)의 XOR 어큐뮬레이터 버퍼의 각 워드로 제로값을 동시에 기입하여, 상기 XOR 어큐뮬레이터 버퍼가 균일한 제로값으로 리셋되도록 한다.
또한, 상기 프로세서(110)는, XOR 버퍼(190)의 내용과 선택된 정보 사이에서 XOR 연산을 직접 수행하도록, RAM(240)내의 선택된 위치에 직접 기입할 수 있다. 이것은, 단계(223)에서 수행되는 XOR 연산과 유사하다. 그러나, 버스 데이터 경로(313)의 비트(12∼16)는, 상기 CAM(330)의 값 포트(333)로부터의 5비트 값 출력 대신에, RAM 어드레스 포트(341)에 연결된다.
바람직한 1실시예에서, 버스 어드레스 경로(312)와 버스 데이터 경로(313)상의 값들은 표 3-1에 나타난 바와 같이 사용된다. 표 3-1에서, 어드레스 범위의 값들은 16진수로 표시되어 있고, 선택된 비트의 범위는 버스 어드레스(BA) 경로(312) 및 버스 데이터(BD) 경로(313)에 대해 표시되어 있다.
제 2 플라이바이 XOR 요소
도 4는 제 2 플라이바이 XOR 요소의 블록도를 도시하고 있다.
제 2 플라이바이 XOR 요소(180) 및 XOR 버퍼(190)는 제 1 플라이바이 XOR 요소(180) 및 XOR 버퍼(190)와 유사하다. 그러나, 제 1 SRAM(430)이 CAM(330) 대신 사용되고, 제 2 SRAM(440)이 RAM(340) 대신 사용된다. 제 1 플라이바이 XOR 요소(180) 및 XOR 버퍼(190)와 유사하게, 상기 XOR 버퍼(190)가 개념적으로 SRAM(430)을 포함하고 있지만, 바람직한 1실시예에서, SRAM(430)은 외부적인 SRAM 회로를 사용하여 구현되는 한편, XOR 버퍼(190)의 다른 요소들은 ASIC의 플라이바이 XOR 요소(180)의 다른 회로에 의해 구현된다.
제 2 플라이바이 XOR 요소(180)를 위한 버스 인터페이스(410)는 제 1 플라이바이 XOR 요소(180)를 위한 버스 인터페이스(310)와 유사하다; 제 2 플라이바이 XOR 요소(180)를 위한 타이밍 및 제어 요소(420)는, 제 1 플라이바이 XOR 요소(180)를 위한 타이밍 및 제어 요소(320)와 유사하다. 상기 버스 인터페이스(410) 및 상기 타이밍 및 제어 요소(420)는, 유사하게 플라이바이 XOR 요소(180)와 메저닌 버스(160)간의 인터페이스를 제공한다. 상기 인터페이스는, 메저닌 버스(160)에 의해 사용되는 제어 신호를 전달하는 1세트의 제어 경로(411), 비트(0∼31)를 갖는 버스 어드레스 값을 전달하
표 3-1
어드레스 범위 레지스터 판독/기입 데이터/연산
000000..0000FF PCI 버스 레지스터 RW PCI 버스 프로토콜에 의해 특정된 바와 같음
010000..0103FF CAM 엔트리 RW CAM 엔트리의 판독 또는 기입BA<2:9> CAM 엔트리 수BD<0:4> XOR 어큐뮬레이터 수BD<12:31> 메모리 버퍼 어드레스
100000..10FFFF XOR 어큐뮬레이터 버퍼 R XOR 어큐뮬레이터 버퍼의 판독 또는 소거BA<12:16> XOR 어큐뮬레이터 버퍼 수BD<0:31> 결과
100000..10FFFF XOR 어큐뮬레이터 버퍼 W XOR 어큐뮬레이터 버퍼로의 직접 XORBA<12:16> XOR 어큐뮬레이터 버퍼 수BD<0:31> 직접 XOR을 위한 데이터
000000..FFFFFF XOR 어큐뮬레이터 버퍼 X 메모리 버퍼에 관한 플라이바이 XORBA<12:31> 매칭하는 메모리 어드레스BD<0:31> 플라이바이 XOR을 위한 데이터
200000..7FFFFF 널 메모리 버퍼 W 널 메모리 버퍼에 관한 플라이바이 XORBA<12:31> 매칭하는 메모리 어드레스BD<0:31> 플라이바이 XOR을 위한 데이터
는 버스 어드레스(BA) 경로(412), 및 비트(0∼31)를 갖는 버스 데이터 값을 전달하는 버스 데이터(BD) 경로(413)를 포함한다.
상기 제 1 SRAM(430)은, 5비트 워드 메모리 단위로 1메가워드를 포함하고, 제 1 SRAM 어드레스 입력 포트(431), 기입 제어 신호를 입력받기 위한 기입 제어 입력 포트(432), 5비트의 제 1 RAM 데이터 포트(433), 및 유효 제어 신호로서 사용되는 출력 데이터 비트를 제공하기 위한 유효 제어 출력 포트(434)(SRAM(430)에 대한 추가적인 데이터 비트 출력 포트)를 포함한다. 상기 버스 어드레스 경로(412)의 비트(2∼21)는 SRAM 멀티플렉서(435)의 제 1 입력에 연결되고, 버스 어드레스 경로(412)의 비트(12∼31)는 SRAM 멀티플렉서(435)의 제 2 입력에 연결되며, SRAM 멀티플렉서(435)의 출력은 제 1 SRAM 어드레스 입력 포트(431)에 연결된다.
또한, 상기 타이밍 및 제어 요소(420)는, 상기 유효 제어 출력 포트(434)로부터의 유효 제어 신호를 입력받아, 제 2 SRAM(440)을 어드레싱하기 위한 15비트의 RAM 어드레스 경로(RA) 및 제 1 SRAM(430)을 제어하기 위한 기입 제어 경로(415)를 제공한다.
상기 XOR 버퍼(190)는, 15비트의 제 2 SRAM 어드레스 값을 입력받기 위한 제 2 SRAM 어드레스 입력 포트(441) 및 제 2 SRAM(440)내의 연관된 위치에 기억된 32비트의 SRAM 데이터 값을 제공하기 위한 제 2 SRAM 데이터 포트(442)를 포함하는 제 2 SRAM(440)을 포함한다. 상기 RAM(340)과 유사하게, 제 2 SRAM(440)은 개념적으로 32개의 개별적인 XOR 어큐뮬레이터 버퍼들로 분할되는데, 이들 각각은 1K의 32비트 워드(즉, 4K 바이트)를 포함하고, 제 2 SRAM 어드레스 값의 상위 비트로서 자신의 5비트의 XOR 어큐뮬레이터 버퍼 수(0∼31)를 각각 갖는 제 2 SRAM(440)내의 1세트의 기억 장소를 차지한다.
5비트의 값을 1세트 256개의 2비트 태그 중 하나와 연관시키는 대신에, 상기 제 1 SRAM(430)은, 각각의 가능한 20비트 태그에 대해 1개의 엔트리를, 각 엔트리에 대해 1개의 유효 비트를, 유효 비트 세트를 갖는 엔트리에 대해 5비트의 값을 갖는 테이블을 유지한다. 각각의 20비트 태그는, 메모리(120)내의 메모리 버퍼 어드레스(또는 널 메모리 버퍼의 어드레스)의 가능한 상위 20비트를 나타낸다. 각각의 5비트의 값은 가능한 XOR 어큐뮬레이터 버퍼 수를 나타낸다.
상기 제 1 SRAM 데이터 포트(433)에서의 연관된 5비트의 값은, 제 2 SRAM 어드레스 포트(441)에 연결되어, 제 2 SRAM(440)내의 워드를 어드레싱하기 위한 상위 5비트를 제공한다. 버스 어드레스 경로(412)의 비트(2∼11)(즉, 4바이트 워드를 어드레싱하기 위한 하위 10비트)는, 제 2 SRAM(440)내의 워드를 어드레싱하기 위한 하위 10비트를 제공하고, 또한, 제 2 SRAM 어드레스 포트(441)에 연결되어 있다. 따라서, 상기 제 SRAM(440)은, 제 2 SRAM 어드레스 포트(441)에서의 15비트 어드레스를 입력받아, 제 2 SRAM 데이터 포트(442)에서의 32비트 데이터 워드 출력을 제공한다.
상기 제 SRAM 데이터 포트(442)는 제 1 레지스터(450)에 연결되어 있고, 드라이버(451)를 사용하여 버스 데이터 경로(413)(및 제 2 레지스터(452))에도 연결되어 있다. 상기 제 1 레지스터(450) 및 제 2 레지스터(452)는 XOR 연산기(453)의 입력에 연결되어 있는데, 이것은, 전체 32비트 워드에 대해 동시에 XOR 연산을 수행하기 위한 1세트 32개의 XOR 게이트를 포함한다. 상기 XOR 연산기(453)의 출력 및 "제로" 입력(454)은 XOR 멀티플렉서(455)의 입력에 연결되어 있다; 상기 XOR 멀티플렉서(455)의 출력도 상기 제 2 SRAM 데이터 포트(442)에 연결되어 있다.
다른 실시예에서, 특히, 상기 제 2 SRAM(440)이 제 2 레지스터(452)에 대해 적시에 결과를 준비할 만큼 충분히 빠르지 않은 경우, 상기 제 2 레지스터(452)는 FIFO 또는 다른 회로 구성으로 대체될 수 있다.
단계(221) 및 단계(222)에서와 같이, 새로운 RAID 스트라이프에 대해 XOR 어큐뮬레이터 버퍼를 할당하기 위해, 상기 타이밍 및 제어 요소(420)는, 상기 제 1 SRAM(430)이 메모리(120)내의 메모리 버퍼에 대한 20비트 메모리 어드레스(또는 널 메모리 버퍼에 대한 20비트 메모리 어드레스)에 연결되도록 하고, 이 20비트 메모리 어드레스에 의해 특정되는 위치의 32개의 XOR 어큐뮬레이터 버퍼 중 하나에 대한 5비트의 식별자를 기억한다.
상기 SRAM 멀티플렉서(435)는, 상기 타이밍 및 제어 요소(420)의 제어하에서, 상기 제 1 SRAM 어드레스 입력 포트(431)에 연결하기 위해 상기 버스 어드레스 경로(412)의 비트(2∼21)를 선택하고, 상기 버스 데이터 경로(413)로부터의 버스 데이터 값의 비트(0∼4)를 그 기억 장소에 대한 새로운 5비트 값으로서 기억하며, 그 기억 장소에 대해 유효 비트를 설정한다. 상기 프로세서(110)는 특수한 목적을 위해 제 1 SRAM(430)내의 선택된 엔트리를 판독할 수도 있다.
단계(223)에서와 같이, 상기 메저닌 버스(160)를 감시하기 위해, 상기 타이밍 및 제어 요소(420)는, 상기 제 1 SRAM 어드레스 입력 포트(431)에 연결하기 위한 버스 어드레스 경로(412)를 선택한다. 메저닌 버스(160)상에 나타나는 메모리 어드레스(또는 널 메모리 내의 어드레스)의 상위 20비트는 제 1 SRAM(430)의 어드레싱에 사용된다; 그 기억 장소에 대해 유효 비트가 설정되면, 상기 제 1 SRAM 데이터 포트(433)는, 그 20비트 메모리 어드레스와 연관된 XOR 어큐뮬레이터 버퍼에 대한 5비트의 값을 제공한다.
상기 연관된 5비트의 값은, 상기 제 2 SRAM(440)내의 32개의 XOR 어큐뮬레이터 버퍼 중 하나를 선택하는데 사용되는 한편, 상기 버스 어드레스 경로(412)의 비트(2∼11)는, 상기 제 2 SRAM(440)의 XOR 어큐뮬레이터 버퍼내의 개별적인 워드를 선택하는데 사용된다. 상기 제 2 SRAM(440)내의 데이터 값이 상기 제 1 레지스터(452)로 워드 단위로 판독되는 한편, 데이터 값이 상기 메저닌 버스(160)로부터 상기 제 2 레지스터(452)로 워드 단위로 복사된다. 상기 XOR 연산기(453)는, 상기 XOR 어큐뮬레이터 버퍼내의 데이터에 대해 상기 메저닌 버스(160)를 통과하는 데이터와의 XOR 연산을 수행한다. 상기 XOR 연산기(453)로부터의 출력은, 상기 제 2 SRAM 데이터 포트(442)를 사용하여 상기 제 2 SRAM(440)으로 재기입된다.
상기 제 1 플라이바이 XOR 요소(180)와 유사하게, 단계(224)에서와 같이, 누산된 패리티 정보를 판독하기 위해, 상기 타이밍 및 제어 요소(420)는, 상기 제 2 SRAM 어드레스 포트(441)에 연결하기 위한 버스 어드레스 경로(412)를 선택하여, 상기 제 2 SRAM(440)의 XOR 어큐뮬레이터 버퍼내의 각 워드를 차례로 상기 버스 데이터 경로(413)상으로 판독하는 한편, 메모리(120) 또는 디스크 드라이브(140) 중 하나의 어느 한 쪽으로 DMA 전송이 일어난다. 상기 제 1 플라이바이 XOR 요소(180)와 유사하게, 상기 프로세서(110)는, 특수한 목적을 위해, 또는 그렇지 않은 경우, XOR 버퍼(190)내에 있는 동안 패리티 정보에 대해 판독 또는 연산을 수행하는 것이 바람직한 경우, 상기 제 2 SRAM(340)의 엔트리를 직접 판독할 수도 있다. 상기 제 1 플라이바이 XOR 요소(180)와 유사하게, 상기 타이밍 및 제어 요소(420)는, 상기 제 2 SRAM(440)의 XOR 어큐뮬레이터 버퍼내의 각 워드로 제로값을 동시에 기입하여, 상기 XOR 어큐뮬레이터 버퍼가 균일한 제로값으로 리셋되도록 한다.
상기 제 1 플라이바이 XOR 요소(180)와 유사하게, 상기 프로세서(110)는, XOR 버퍼(190)의 내용과 선택된 정보 사이에서 XOR 연산을 직접 수행하도록, 상기 제 2 SRAM(440)내의 선택된 위치에 직접 기입할 수도 있다.
사이 제 2 플라이바이 XOR 요소(180)는, XOR 어큐뮬레이터 버퍼와 연관될 수 있는 상기 메모리(120)내의 메모리 버퍼(또는 널 메모리 버퍼)의 수가 상기 CAM(330)내의 엔트리의 수에 의해 한정되지 않는다는 부가적인 특징을 갖고 있다. 이것은 임의의 폭의 RAID 스트라이프의 사용을 가능하게 하는데, 여기서는 32개의 RAID 스트라이프까지 동시에 사용된다. 상기 제 2 플라이바이 XOR 요소(180)는, 상기 제 1 SRAM 데이터 포트(433)의 폭 및 상기 제 2 SRAM(440)의 크기를 변경함으로써, XOR 어큐뮬레이터 버퍼의 수를 변경하도록 수정될 수 있다.
바람직한 1실시예에서, 상기 버스 어드레스 경로(412) 및 버스 데이터 경로(413)상의 값들은 표 4-1에 나타난 바와 같이 사용된다. 표 4-1에서, 어드레스 범위의 값은 16진수로 나타나 있고, 선택된 비트의 범위는 버스 어드레스(BA) 경로(312) 및 버스 데이터(BD) 경로(313)에 대해 나타나 있다.
표 4-1
어드레스 범위 레지스터 판독/기입 데이터/연산
000000..0000FF PCI 버스 레지스터 RW PCI 버스 프로토콜에 의해 특정된 바와 같음
010000..0103FF 테이블 엔트리 RW 판독 또는 기입 테이블 엔트리BD<0:4> XOR 어큐뮬레이터 수BD<8> 유효 테이블 엔트리BD<12:31> 메모리 버퍼 어드레스
100000..10FFFF XOR 어큐뮬레이터 버퍼 R XOR 어큐뮬레이터 버퍼의 판독 및 소거BA<12:16> XOR 어큐뮬레이터 버퍼 수BD<0:31> 결과
100000..10FFFF XOR 어큐뮬레이터 버퍼 W XOR 어큐뮬레이터 버퍼로의 직접 XORBA<12:16> XOR 어큐뮬레이터 버퍼 수BD<0:31> 직접 XORDMF 위한 데이터
000000..FFFFFF XOR 어큐뮬레이터 버퍼 X 메모리 버퍼에 관한 플라이바이 XORBA<12:31> 매칭하는 메모리 어드레스BD<0:31> 플라이바이 XOR을 위한 데이터
200000..7FFFFF 널 메모리 버퍼 W 널 메모리 버퍼에 관한 플라이바이 XORBA<12:31> 매칭하는 메모리 어드레스BD<0:31> 플라이바이 XOR을 위한 데이터
바람직한 실시예
상기 제 1 플라이바이 XOR 요소(180) 및 그의 관련 XOR 버퍼(190), 및 상기 제 2 플라이바이 XOR 요소(180) 및 그의 관련 XOR 버퍼(190)는 바람직한 실시예들이다. 당업자들에게 있어서, 본 출원의 숙독 후, 상기 제 1 플라이바이 XOR 요소(180) 및 그의 관련 XOR 버퍼(190)는 어떤 세트의 설계 제한에 대해서 바람직하고, 상기 제 2 플라이바이 XOR 요소(180) 및 그의 관련 XOR 버퍼(190)는 다른 세트의 설계 제한에 대해서 바람직하다는 사실은 명백할 것이다.
예컨대, 상기 제 1 플라이바이 XOR 요소(180) 및 그의 관련 XOR 버퍼(190)는, 상대적으로 작지만 복잡한 CAM(330)이 상대적으로 큰 부가적인 외부 SRAM(430)보다 저렴한 경우에 바람직한 반면, 상기 제 2 플라이바이 XOR 요소(180) 및 그의 관련 XOR 버퍼(190)는, 반대의 경우, 또는 상기 RAID 서브시스템에 대한 스트라이프가 상대적으로 넓은 경우에 바람직하다.
다른 실시예
본 명세서에 기술된 구체적인 실시예 또는 실시형태는 어디까지나 본 발명의 기술 내용을 개시한 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되는 것이 아니고, 본 발명의 정신과 다음에 기재하는 특허청구의 범위내에서 여러가지로 변경하여 실시할 수 있다.

Claims (11)

  1. 스트라이프로부터 적어도 1블록의 데이터를 판독하며, 상기 스트라이프는 복수의 대용량 기억 장치의 각각에 1개의 기억 블록을 포함하고, 상기 판독 단계는 상기 데이터 블록으로부터 버스를 통해 데이터를 전송하는 단계를 포함하는 단계; 및
    상기 버스를 통해 상기 데이터를 전송하는 상기 단계를 수행하는 동안, 상기 전송 단계를 방해하지 않고 XOR 연산의 결과를 누산하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 판독 단계는 상기 데이터를, 메모리 버스를 사용하여 프로세서에 연결되어 있는 메모리로 복사하는 단계를 포함하고;
    상기 데이터 블록으로부터 데이터를 전송하는 상기 단계는, 상기 메모리 버스 이외의 제 2의 버스를 통해 데이터를 전송하는 단계를 포함하며;
    상기 누산 단계는 상기 제 2의 버스를 통해 데이터를 전송하는 상기 단계에 반응하는 방법.
  3. 제 1 항에 있어서,
    상기 판독 단계는 상기 1개의 대용량 기억 장치로부터의 DMA 전송을 초기화하는 단계를 포함하고;
    상기 데이터의 전송 단계는 상기 DMA 전송을 수행하는 단계를 포함하며;
    상기 누산 단계는 상기 DMA 전송에 반응하는 방법.
  4. 제 1 항에 있어서,
    상기 판독 단계는 상기 1개의 대용량 기억 장치로부터 선택된 메모리 위치로의 DMA 전송을 초기화하는 단계를 포함하고;
    상기 선택된 메모리 위치는 상기 메모리에 의해 무시되어, 상기 선택된 메모리 위치로의 상기 DMA 전송이, 상기 메모리에 데이터를 저장하지 않고 상기 결과를 누산하는데 효과적인 방법.
  5. 1개의 프로세서, 1개의 메모리, 상기 프로세서 및 상기 메모리에 연결된 1개의 메모리 버스, 복수의 대용량 기억 장치, 및 상기 복수의 대용량 기억 장치를 상기 메모리 버스에 연결하는 제 2 버스를 갖는 시스템에 있어서,
    상기 복수의 대용량 기억 장치 중 적어도 하나와 상기 메모리의 버퍼 위치 사이의 DMA를 초기화하는 단계;
    상기 버퍼 위치의 복수의 어드레스를 위한 상기 제 2의 버스를 감시하는 단계;
    상기 복수의 어드레스와 연관된 데이터를, 상기 DMA 연산을 방해하지 않고 XOR 버퍼로 복사하는 단계; 및
    상기 데이터에 대한 XOR 연산의 결과를 누산하는 단계를 포함하는 방법.
  6. 제 5 항에 있어서, 상기 버퍼 위치는 상기 메모리에 의해 무시되어, 상기 선택된 메모리 위치로의 상기 DMA 전송이, 상기 메모리에 데이터를 저장하지 않고 상기 결과를 누산하는데 효과적인 방법.
  7. 1개의 프로세서, 상기 프로세서에 연결된 1개의 메모리 버스, 및 상기 메모리 버스에 연결된 1개의 메모리;
    복수의 대용량 기억 장치, 및 상기 복수의 대용량 기억 장치를 상기 메모리 버스에 연결하여, 상기 복수의 대용량 기억 장치 중 하나로의 데이터 전송 및 그로부터의 데이터 전송을 위해 배치되는 제 2의 버스;
    상기 전송 동작을 방해하지 않으면서, 상기 복수의 대용량 기억 장치 중 하나로 전송되는 데이터 및 그로부터 전송되는 데이터를 복사하기 위한 수단, 및 상기 데이터에 대한 XOR 연산의 결과를 누산하기 위한 수단을 포함하는, 상기 제 2의 버스에 연결된 요소를 포함하는 시스템.
  8. 제 7 항에 있어서, 상기 복사 수단은,
    복수의 XOR 어큐뮬레이터 버퍼;
    선택된 메모리 어드레스의 일부를 상기 XOR 어큐뮬레이터 버퍼 중 하나와 매칭시키기 위해 배치되는 메모리;
    상기 메모리 및 상기 제 2의 버스에 연결되고, 상기 메모리의 데이터, 및 상기 선택된 메모리 어드레스와 연관된 데이터에 대해 XOR 연산을 수행하고, 상기 XOR 연산의 결과를 상기 메모리로 기입하기 위해 배치되는 XOR 연산기를 포함하는 시스템.
  9. 제 7 항에 있어서, 상기 1개의 대용량 기억 장치에 연결된 DMA 전송 요소를 포함하며; 상기 요소는, 상기 DMA 전송 요소에 의해 수행되는 DMA 전송을 인식하기 위한 수단, 및 상기 DMA 전송으로부터 데이터를 복사하기 위한 수단을 포함하고; 상기 누산 수단은, 상기 DMA 전송을 인식하기 위한 상기 수단에 반응하는 시스템.
  10. 제 7 항에 있어서, 상기 1개의 대용량 기억 장치에 연결되고, 상기 1개의 대용량 기억 장치 및 1개의 선택된 메모리 위치로부터의 DMA 전송을 수행하기 위해 배치되는 1개의 DMA 전송 요소를 포함하며; 상기 선택된 메모리 위치는 상기 메모리에 의해 무시되어, 상기 선택된 메모리로의 상기 DMA 전송이, 상기 메모리에 데이터를 저장하지 않고 상기 결과를 누산하는데 효과적인 시스템.
  11. 1개의 프로세서, 1개의 메모리, 상기 프로세서와 상기 메모리를 연결하는 메모리 버스, 복수의 대용량 기억 장치, 및 상기 복수의 대용량 기억 장치를 상기 메모리 버스에 연결하는 제 2 버스를 갖는 시스템에 있어서,
    데이터에 대해 수행된 XOR 연산의 결과를 각각 갖는 복수의 XOR 어큐뮬레이터 버퍼; 및
    복수의 엔트리를 가지며, 각 엔트리는 메모리 어드레스의 일부를 상기 XOR 어큐뮬레이터 버퍼 중 하나와 연관시키고, 상기 메모리 어드레스는 상기 데이터와 연관되는 테이블을 포함하는 데이터 구조.
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