JPS59171428U - チヤタリング防止回路 - Google Patents

チヤタリング防止回路

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Publication number
JPS59171428U
JPS59171428U JP6637183U JP6637183U JPS59171428U JP S59171428 U JPS59171428 U JP S59171428U JP 6637183 U JP6637183 U JP 6637183U JP 6637183 U JP6637183 U JP 6637183U JP S59171428 U JPS59171428 U JP S59171428U
Authority
JP
Japan
Prior art keywords
circuit
chattering prevention
input signal
clock pulse
pulse train
Prior art date
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Pending
Application number
JP6637183U
Other languages
English (en)
Inventor
由治 大須賀
Original Assignee
三菱電機株式会社
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Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP6637183U priority Critical patent/JPS59171428U/ja
Publication of JPS59171428U publication Critical patent/JPS59171428U/ja
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  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のチャタリング防止回路の回路図、第２図
はこの考案の一実施例を示す回路図、第３図はＯＲ機能
をＡＮＤ機能で表現した説明図である。 図において１・・・・・・スイッチ、２．３・・・・・
・抵抗、４・・・・・・コンデンサ、５・・・・・・イ
ンバータ、６・・・・・・フリップフロップ回路、２１
・・・・・・入力信号ラッチ回路、２２ａ、２２ｂ、２
２Ｃ・・・・・・Ｄ型フリップフロップ回路、２３・・
・・・・判定回路、２４・・・・・・３人力ＯＲゲート
、２５・・・・・・３人力ＮＡＮＤゲート、２６・・・
・・・Ｒ３型フリップフロップで、判定回路２３の出力
信号を保持する出力回路。である。

Claims (3)

    【実用新案登録請求の範囲】
  1. （１）入力信号がクロックパルス列に応動してラッチさ
    れる直列に複数個配設された入力信号ラッチ回路と、上
    記入力信号ラッチ回路からそれぞれ出力される信号を判
    定する判定回路と、上記判定回路から出力される信号を
    保持する出力回路とを具備したことを特徴とするチャタ
    リング防止回路。
  2. （２）クロックパルス列が一定の時間間隔であることを
    特徴とする実用新案登録請求の範囲第（１）項記載のチ
    ャタリング防止回路。
  3. （３）クロックパルス列がランダムな時間間隔であるこ
    とを特徴とする実用新案登録請求の範囲第（１）項記載
    のチャタリング防止回路。
JP6637183U 1983-05-02 1983-05-02 チヤタリング防止回路 Pending JPS59171428U (ja)

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JP6637183U JPS59171428U (ja) 1983-05-02 1983-05-02 チヤタリング防止回路

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JP6637183U JPS59171428U (ja) 1983-05-02 1983-05-02 チヤタリング防止回路

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Publication Number Publication Date
JPS59171428U true JPS59171428U (ja) 1984-11-16

Family

ID=30196578

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JP6637183U Pending JPS59171428U (ja) 1983-05-02 1983-05-02 チヤタリング防止回路

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