JPS59165165A - Fast input and output processing system - Google Patents
Fast input and output processing systemInfo
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- JPS59165165A JPS59165165A JP3990583A JP3990583A JPS59165165A JP S59165165 A JPS59165165 A JP S59165165A JP 3990583 A JP3990583 A JP 3990583A JP 3990583 A JP3990583 A JP 3990583A JP S59165165 A JPS59165165 A JP S59165165A
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- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高速入出力処理方式Ｃ二係り９％に巨大データ
を入出力する場合に、入出力用のバッファを使用せず、
しかも複数の入出力装置に対して並列（二人出力するよ
うにしてその入出力を高速化するよう（ニしたもの（二
関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention provides a high-speed input/output processing method that does not use an input/output buffer when inputting and outputting large amounts of data to a C2-related 9% system.
Moreover, it is possible to speed up the input/output by allowing two people to output in parallel to multiple input/output devices.
例えばＦＯＲＴＲＡＮ における入出力処理では。 For example, in input/output processing in FORTRAN.
第１図（＝示す如く、主記憶装置１に格納されたデータ
なりＡ８Ｄ３に格納する場合、入出力バッファ２を設け
、この入出力バッファ２に主記憶装置１から転送された
データを一時保持し、それからＤＡ８Ｄ３に格納してい
た。このようなやり方では処理すべきデータ量が巨大な
場合（−は、主記憶装置１から入出力バッファ２（ニデ
ータ転送を行う回数が非常に多くなり、その度ごとにリ
ード／ライトコマ・ンドを発行して入出力を行わなけれ
ばならないために、そのデータの格納処理（二非常に長
時間かかるという問題がある。As shown in Figure 1, when data stored in the main storage device 1 is stored in the A8D3, an input/output buffer 2 is provided, and the data transferred from the main storage device 1 is temporarily held in this input/output buffer 2. , and then stored it in the DA8D3.If the amount of data to be processed in this way is huge (- means that the number of data transfers from the main storage device 1 to the input/output buffer 2 (to the input/output buffer 2) will be very large, and Since a read/write command must be issued for each input/output operation, there is a problem in that the data storage process (2) takes a very long time.
このため（二、従来ではバッファを２−１及び２−２の
如く複数個設けるとともＣニデータをプロツキングして
、複数のＤＡＳＤ装置３−１．３−２に並列的（＝デー
タ転送を行うという並列処理により転送の高速化をはか
つていた。この場合、データは第１図に示す如くブロッ
ク分けされており。For this reason (2) in the past, multiple buffers such as 2-1 and 2-2 were provided, and C2 data was blocked to transfer data in parallel (= data transfer) to multiple DASD devices 3-1, 3-2. In the past, the speed of transfer was increased by parallel processing.In this case, data was divided into blocks as shown in FIG.
ＤＡＳＤ装置３−１．３−２に対してブロック毎に順次
格納されず、ＤＡ８Ｄ装置３−１にはブロック１．３・
・・・・・が格納され、ＤＡＳＤ装置３−２ｃ千はブロ
ック２．４・・・・・・が格納されるという形になる。Blocks are not stored sequentially in the DASD device 3-1.
. . . are stored, and the DASD device 3-2c stores blocks 2.4 .
いずれの場合も転送データを一度バッファに保持するこ
とが必要なため、その高速化を図るためには非常に大き
な入出力バッファが必要となり。In either case, it is necessary to hold the transferred data once in a buffer, so a very large input/output buffer is required to increase the speed.
この入出力バッファとして主記憶領域を使用する場合に
は、大きな主記憶領域が入出力バッファ用として必要と
なるのみならず、主記憶領域におけるデータ域と人出□
カバッファ相互間の転送時間も非常に大きなものとなる
。When using the main storage area as this input/output buffer, not only a large main storage area is required for the input/output buffer, but also the data area and human resources in the main storage area.
The transfer time between the buffers also becomes very long.
しかもその入出力バッファよりも一度に入出力するデー
タ量の方が大きい場合には、その入出力バッファを設け
ることが無意味となってしまう。Moreover, if the amount of data to be input/output at one time is larger than the input/output buffer, it becomes meaningless to provide the input/output buffer.
本発明の目的は、とのような問題点を改善するために、
入出力バッファを使用せずに９人出方装置と指定された
配列データ域との間で直接的にデータ転送できるように
した高速入出力処理方式を提供することである。The purpose of the present invention is to improve the problems such as:
To provide a high-speed input/output processing method which enables direct data transfer between a nine-person output device and a designated array data area without using an input/output buffer.
この目的を達成するために９本発明の高速入出力処理方
式では、中央処理装置と主記憶装置と複数の直接アク・
セス記憶装置を有するデータ処理装置において、コマン
ド作成部と、並列処理制御部を設けるとともに、主記憶
装置にはデータを複数のブロックにて格納し、コマンド
作成部により入出力するデータの格納先とそのデータの
収納先を付与したコマンドを各直接アクセス記憶装置対
応に作成し、該コマンドにもとづき上記並列処理制御部
により複数の直接アクセス記憶装置に対しデータを上記
ブロックにもとづき並列的に入出力制御を行うようにし
たことを特徴とする。In order to achieve this objective, the high-speed input/output processing method of the present invention has a central processing unit, a main memory, and multiple direct access points.
In a data processing device having a process storage device, a command creation unit and a parallel processing control unit are provided, and data is stored in a plurality of blocks in the main storage device, and data input/output by the command creation unit is stored as a storage destination. A command with a storage location for the data is created for each direct access storage device, and based on the command, the parallel processing control unit performs input/output control of data to multiple direct access storage devices in parallel based on the blocks. It is characterized by the following.
本発明の一実施例を第２図〜第６図にもとづき説明する
。An embodiment of the present invention will be described based on FIGS. 2 to 6.
第２図、第３図は本発明の詳細な説明図、第４図は本発
明の一実施例構成図、第５図はフローチャート、第６図
は本発明の動作説明図である。2 and 3 are detailed explanatory diagrams of the present invention, FIG. 4 is a configuration diagram of an embodiment of the present invention, FIG. 5 is a flowchart, and FIG. 6 is a diagram illustrating the operation of the present invention.
図中、 ４−１〜４− ｍはｃｃｗ作成部、５はパラレ
ル・ファイル・アクセス制御部、１０は主記憶装置、１
１はＣＰＵ、１２はコマンド作成部。In the figure, 4-1 to 4-m are ccw creation units, 5 is a parallel file access control unit, 10 is a main storage device, 1
1 is a CPU, 12 is a command creation section.
１３はパラレル・ファイル・アクセス制御部、１４はチ
ャネル・プロセッサ、 １５−１． １５−２ハチャ
ネル、１６−１〜１６−ｍはダスト制御部。13 is a parallel file access control unit; 14 is a channel processor; 15-1. 15-2 is a channel, and 16-1 to 16-m are dust control units.
１７−１〜１７−ｍは直接アクセス記憶装置（以下ＤＡ
ＳＤという）である。17-1 to 17-m are direct access storage devices (hereinafter referred to as DA).
SD).
本発明を一実施例にもとづき詳述するに先立ち。Before describing the present invention in detail based on one embodiment.
第２図、第３図によりその概略を説明する。The outline will be explained with reference to FIGS. 2 and 3.
第２図に示す如（、ＤＡ８Ｄ ３−１〜３− ｒｎ ヘ
格納するために主記憶領域に配列される入出力データを
ブロック１．２・・・・・・Ｎにわける。このブロック
１，２・・・・・・Ｎのブロック長は、ＤＡ８Ｄ３−１
〜３、− ｍの最大のブロック長に定められる。ここで
ＤＡ８Ｄ３−１〜３−ｍの最大ブロック長とは１通常１
シリンダに連続的に格納できるバイト長であｉＪ、ＤＡ
８Ｄ３−１〜３− ｍにもとづき決定されるものである
。そしてブロック１をＤＡ８Ｄ３−１に記入するように
割当て、ブロック２をＤＡＳＤ３−２に記入するように
割当て、以下同様にしてＤＡＳＤ３− ｓまでに順次１
ブロツクずつ格納するように割当てる。次にブロックｍ
＋ｌをＤＡ８Ｄ３−１に割当て、ブロック落＋２をＤＡ
ＳＤ３−２に割当て。As illustrated in FIG. 2...N block length is DA8D3-1
The maximum block length is set to ~3,-m. Here, the maximum block length of DA8D3-1 to 3-m is 1 usually 1
The byte length that can be stored continuously in a cylinder is iJ, DA
8D3-1 to 3-m. Then, block 1 is assigned to be written on DA8D3-1, block 2 is assigned to be written on DASD3-2, and the like is done sequentially until DASD3-s.
Allocate to store each block. Then block m
Assign +l to DA8D3-1, block drop +2 to DA
Assigned to SD3-2.
このようにしてブロックＮまでのすべてのブロックをＤ
ＡＳＤ３−１〜３− ｓに割当てる。そしてＤＡ８Ｄ３
−１〜３−ｍ毎に、その割当に応じてＣＣＷ１〜ＣＣＷ
ｒＩＬを作成する。したがってＤＡＳＤ３−１に対して
作成されたＣＣＷＩにはＤＡ８Ｄ３−１に対して記入す
べきブロック１．ブロックｍ＋、１・・・・・・の主記
憶領域における先頭アドレス、１ブロツクの転送バイト
長、ライトコマンド等が記入される。このようにしてＣ
ＣＷＩ−ＣＣＷｍが組立てられる。In this way, all blocks up to block N are
Assign to ASD3-1 to 3-s. And DA8D3
- CCW1 to CCW every 1 to 3-m depending on the assignment
Create rIL. Therefore, in the CCWI created for DASD3-1, blocks 1. The starting address in the main storage area of blocks m+, 1, . . . , the transfer byte length of one block, the write command, etc. are entered. In this way C
CWI-CCWm is assembled.
なおこのＣＣＷの組立てに先立ち１％ＤＡ８Ｄ３−１〜
３−ｍに対し使用権を確立するためにホストに対してＤ
ＡＳＤのオープン処理を行い、各ＤＡ８Ｄ３−１〜３−
ｙｈの使用権を確立する。このとき各ＤＡＳＤ３−１
〜３ ＝ ｍに対するデータコントロールブロックを参
照し、それぞれのＤＡＳＤのどこからデータをセットし
てよいかというアクセス情報が得られる。In addition, before assembling this CCW, 1% DA8D3-1 ~
D to the host to establish usage rights to 3-m.
Performs ASD open processing and opens each DA8D3-1 to 3-
Establish usage rights for yh. At this time, each DASD3-1
~3 = By referring to the data control block for m, access information indicating where in each DASD data may be set can be obtained.
したがってこの各ＤＡ８Ｄ３−１〜３− ｍに関ｆるこ
のアクセス情報と前記ｃｃｗｉ〜ＣＣＷ ｍにもとづき
、それぞれ各ＤＡ８Ｄ３−１〜３− ｙｘ対応にＥＸＣ
Ｐが作成される。このＢＸＣＰにはリード、ライト等の
命令コード、ブロック１〜ｒＬの先頭アドレス、ＤＡＳ
Ｄ３−１〜３− ｍへのアクセス先アドレス、転送バイ
ト長等が含まれており、これが送出されることによりＤ
ＡＳＤ３−１〜３−謀に１ブロツクずつデータの転送が
行われる。モして１ブロツクの転送が終ると次のＥＸＣ
Ｐが送出され。Therefore, based on this access information f related to each DA8D3-1 to 3-m and the above ccwi to CCW m, EXC is set for each DA8D3-1 to 3-yx.
P is created. This BXCP includes instruction codes such as read and write, the start address of blocks 1 to rL, and the DAS
Contains the access destination address to D3-1 to D3-3-m, transfer byte length, etc., and by sending this, D
Data is transferred one block at a time to each of the ASDs 3-1 to 3-3. When the transfer of one block is completed, the next EXC
P is sent.
ＤＡＳＤ３−１〜３−扉には２番目のブロックが転送さ
れることになる。The second block will be transferred to DASD3-1 to 3-door.
この場合、ＤＡＳＤ３−１．３−２・・・・・・に対す
るデータ転送は、第３図に示す如く、パラレル・ファイ
゛ル・アクセス制御部５がこれらのＤＡＳＤ３−１〜３
−３（第３図ではＤＡＳＤが３個の例を示す）に対して
並列的に行われることになる。In this case, data transfer to the DASDs 3-1, 3-2, . . . is performed by the parallel file access control unit 5 as shown in FIG.
-3 (Figure 3 shows an example of three DASDs).
次に本発明の一実施例を第４図〜第６図により必要（二
応じて地図を参照しつつ説明する。Next, one embodiment of the present invention will be described with reference to FIGS. 4 to 6 and maps as necessary.
第４図においてコマンド作成部１２は上記ＣＣＷ１〜Ｃ
ＣＷｍ＋二よりＥＸＣＰを作成するものである。In FIG. 4, the command creation unit 12 is
EXCP is created from CWm+2.
主記憶装置１０には、 ＤＡＳＤ１７−１〜１７−ｍ（
−転送すべきデータが格納されている。The main storage device 10 includes DASDs 17-1 to 17-m (
- Data to be transferred is stored.
（１） 第５図に示す如く、いま主記憶装置１０のこ
の転送データをＤＡＳＤ１７−１〜１７−ｍに転送すべ
き入出力文（リード・ライト命°令及び転送データのア
ドレス、大きさが指示）がＣＰＵＩＩに伝達されると、
ＣＰＵ１１はこれを解析処理してそのＤＡＳＤ １７
１〜１７− ｒｎのブロック長の大きさく二この転送デ
ータ（データ項目）を分割してブロック１〜１Ｌを構成
する。そしてその転送データの先頭アドレスをもとじし
て
（２）上記（１）で転送データがブロック１〜ルに分割
構成されるとき、ＤＡＳＤＩ ７−１〜１７−Ｉｎに対
するマルチオープン処理が行われ、各ＤＡＳＤ１７−１
〜１７−ｙｘに対するアクセス先アドレスが得られ、こ
れらがまたコマンド作成部１２に伝達される。(1) As illustrated in FIG. instruction) is transmitted to the CPU II,
The CPU 11 analyzes this and stores it on the DASD 17.
This transfer data (data item) is divided into two blocks having a block length of 1 to 17-rn to form blocks 1 to 1L. Then, based on the start address of the transfer data, (2) When the transfer data is divided into blocks 1 to 1 in (1) above, multi-open processing is performed for DASDI 7-1 to 17-In, Each DASD17-1
The access destination address for ~17-yx is obtained, and these are also transmitted to the command creation unit 12.
（３） コマンド作成部１２は、この各ＤＡＳＤ１７
−１〜１７−ｍに対するアクセス先アドレスと、前記Ｃ
ＣＷ１〜ＣＣＷｒＩＬに示されたブロック１〜ルの先頭
アドレス及び実行命令コードにより、各ＤＡ８Ｄ１７−
１〜１７−ｔｘ毎にそれぞれＥＸＣＰ１〜ＥＸＣＰｍを
作成し、これをチャネル・プロセッサ１４に送出する。(3) The command creation unit 12
-1 to 17-m, the access destination address and the C
Each DA8D17-
EXCP1 to EXCPm are created for each of 1 to 17-tx and sent to the channel processor 14.
そして各ＤＡ８Ｄ１７−１〜１７−ｍの処理が同期を５
もって終了するよう（ニマルチＷＡＩＴを発行する。第
６図のの如く、前記ＢＸＣＰ１（＝は命令コマンド、１
回の、転送データ長の外に。Then, the processing of each DA8D17-1 to 17-m synchronizes 5 times.
(Issues two-multiple WAIT) so that the process ends with
times, outside the transfer data length.
ＤＡＳＤＩ＋二対して転送されるブロックト・・Ｐ・・
・が記入されているので、このＥＸＣＰｌにダスト制御
装置１６−１はＤＡＳＤ１７−１に対し主記憶装置１０
よりブロックト・・Ｐ・・・を順次転送制御することが
でき、同様に他のダスト制御装置１６−２・・・１６−
隅もそれぞれの、ＢＸＣＰ２・・・Ｅ Ｘ ＣＰ ｓに
より主記憶装置１０よりそれぞれの、ＤＡＳＤ１７−２
・・・１７−ｍ ｌ＝転送すべきブロックを順次転送制
御することができる。この場合、ＥＸＣＰＩ〜ＥＸＣＰ
ｍを受けとった後は、各ダスト制御装置１６−１〜１６
−ｍは並列的に動作することになるので、主記憶装置１
０に用意された巨大な転送データは短時間でＤＡＳＤ１
７−１〜ｌ７−ｎＬに転送処理されることになる。Blocked data transferred to DASDI+2...
・ is entered in this EXCPl, so the dust control device 16-1 is the main storage device 10 for the DASD 17-1.
Blocked...P... can be sequentially transferred and controlled, and similarly other dust control devices 16-2...16-
Each corner also has a DASD 17-2 from the main storage device 10 by BXCP2...EXCPs.
...17-m l=It is possible to sequentially control the transfer of blocks to be transferred. In this case, EXCPI~EXCP
After receiving m, each dust control device 16-1 to 16
-m will operate in parallel, so main memory 1
The huge transfer data prepared in 0 can be transferred to DASD1 in a short time.
The data will be transferred to 7-1 to 17-nL.
もしも主記憶装置１６に用意された転送データが例えば
数１０Ｇバイトというような巨大なものではなく１通常
の大きさであり、従来と同様の方法で転送処理する方が
望ましい場合には、この装置を通常転送処理モードで動
作させればよい。その場合には、ＣＰＵＩＩより出力さ
れるＣＣＷはチャネルプロセッサ１４に送出されるので
、これにより例えば主記憶装置１０あ一部領域を入出力
バッファとして使用するような９通常の転送制御を行う
ことができる。If the transfer data prepared in the main storage device 16 is not huge, such as several tens of gigabytes, but is of a normal size, and it is preferable to transfer it using the same method as before, use this device. It is sufficient to operate in normal transfer processing mode. In that case, the CCW output from the CPU II is sent to the channel processor 14, which makes it possible to perform normal transfer control such as using a part of the main memory 10 as an input/output buffer. can.
しかも本発明ではデータのスケジューリングをすること
ができるし、また装置を意識した形で。Moreover, with the present invention, data can be scheduled in a device-aware manner.
つまり回転待ちをしないようにデータ長９発行タイミン
グ信号を出力することもできる。In other words, it is also possible to output a data length 9 issue timing signal so as not to wait for rotation.
本発明によれば、巨大なデータを転送する場合に、入出
力装置のための入出力バッファを使用することなく、配
列データと入出力装置との間で直接に入出力を行うこと
、及び大量のデータを複数台の入出力装置（二対し並列
に処理することにより入出力処理の高速化を図ることが
できる。According to the present invention, when transferring a huge amount of data, it is possible to perform input/output directly between array data and an input/output device without using an input/output buffer for the input/output device, and to transfer a large amount of data. By processing the data in parallel with multiple input/output devices (two pairs), it is possible to speed up the input/output processing.
第１図は従来の配列データの入出力制御状態説明図、第
２図、第３図は本発明の詳細な説明図。
第４図は本発明の一実施例構成図、第５図はフローチャ
ート、第６図は本発明の動作説明図である。
図中、４−１〜４−寓はＣＣＷ作成部、５はパラレル・
ファイル・アクセス制御部、１０は主記憶装置、１１は
ＣＰＵ、１２はコマンド作成部。
１３はパ、ラレル・ファイル・アクセス制御部。
１４はチャネル・プロセッサ、１５＝１．１５−２はチ
ャネル、１６−１〜１６−溝はダスト制御部、１７−１
〜１７−ｍは直接アクセス記憶装置である。
特許出願人 富士通株式会社FIG. 1 is an explanatory diagram of a conventional array data input/output control state, and FIGS. 2 and 3 are detailed explanatory diagrams of the present invention. FIG. 4 is a block diagram of an embodiment of the present invention, FIG. 5 is a flowchart, and FIG. 6 is an explanatory diagram of the operation of the present invention. In the figure, 4-1 to 4-fable are CCW creation parts, 5 is parallel
A file access control unit, 10 a main storage device, 11 a CPU, and 12 a command creation unit. 13 is a parallel file access control unit. 14 is a channel processor, 15=1.15-2 is a channel, 16-1 to 16-grooves are a dust control section, 17-1
~17-m are direct access storage devices. Patent applicant Fujitsu Limited
Claims (1)
憶装置を有するデータ処理装置において、コマンド作成
部と、並列処理制御部を設けるとともに、主記憶装置に
はデータを複数のブロックにて格納し、コマンド作成部
（二より入出力するデータの格納先とそのデータの収納
先を付与したコマンドを各直接アクセス記憶装置対応（
二作成し、該コマンド≦二もとづき上記並列処理制御部
（二より複数の直接アクセス記憶装置に対しデータを上
記ブロック（＝もとづき並列的に入出力制御を行うよう
にしたことを特徴とする高速入出力処理方式。- In a data processing device that has a central processing unit, a main memory device, and a plurality of direct access memory devices, a command generation unit and a parallel processing control unit are provided, data is stored in multiple blocks in the main memory device, and the command The creation part (2) creates a storage location for input/output data and a command with the storage location for each direct access storage device (
2. A high-speed input/output device characterized in that the command ≦ 2 based on the above parallel processing control unit (2) controls input/output of data to multiple direct access storage devices in parallel. Processing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3990583A JPS59165165A (en) | 1983-03-10 | 1983-03-10 | Fast input and output processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3990583A JPS59165165A (en) | 1983-03-10 | 1983-03-10 | Fast input and output processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165165A true JPS59165165A (en) | 1984-09-18 |
| JPH0246967B2 JPH0246967B2 (en) | 1990-10-18 |
Family
ID=12565969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3990583A Granted JPS59165165A (en) | 1983-03-10 | 1983-03-10 | Fast input and output processing system |
Country Status (1)
| Country | Link |
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