JPS5916380A - Manufacture of mos integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
この発明は、ＭＯＳ ）ランジスタを用いた集積回路の
製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method of manufacturing an integrated circuit using MOS transistors.
集積回路技術の進歩に伴い、ＭＯＳ集積回路の一層の高
密度化、大型化に関する技術が各所で研究されているが
、従来より集積度向上を難しくしている要因の一つに、
ＭＯＳトランジスタのソース、ドレインの各コンタクト
のとり方の問題がある。例えば第１図のような等価回路
で示されるＭＯＳ−ＩＣメモリを例にとってその問題点
を明らかにする。第１図において、Ｍ、、、ＭＨ，Ｍ２
．、Ｍ２．は例Ｌ ばＦＡＭＯ８のようなメモリ素子で
あり・ ＳＩＩ Ｉ ＳＩｔ ＋ Ｓ２１ ＋ ＳＩＩ
がこれら全選択するためのスイッチ素子としてのＭＯＳ
）ランジスタであって、これらＭＯＳ ）ランマスタの
行方向にケ“−トを共通接続したＸｌ 、Ｘ２線と列方
向にドレインを共通接続したＹ、、Ｙ、線によりメモリ
素子を選択するようになっている。即ち、（Ｘｌ 、Ｙ
Ｉ ）が選択されることＣ二より、メモリ素子Ｍ１１が
選択される。なお、ｖｃｃはアース線である。With the advancement of integrated circuit technology, various places are researching technologies to further increase the density and size of MOS integrated circuits, but one of the factors that makes it more difficult to increase the degree of integration than before is that
There is a problem in how to make contacts for the source and drain of the MOS transistor. For example, the problems will be explained by taking as an example a MOS-IC memory shown in an equivalent circuit as shown in FIG. In Fig. 1, M, , MH, M2
．． , M2. For example, L is a memory element such as FAMO8, and SII I SIt + S21 + SII
MOS as a switch element to select all of these
) A memory element is selected by these MOS transistors. That is, (Xl, Y
Since I) is selected, the memory element M11 is selected from C2. Note that vcc is a ground line.
このようなＭＱＳ・ＩＣメモリを、例えばＸ、。Such an MQS/IC memory, for example, X.
Ｘ２線に多結晶シリコン膜を用い、ＹＩＣＹ！およびＶ
ｃｃｌ二ＡＡ ｌ用いて作った場合の構成を、製造工程
を追って第２図〜第５図で説明すると次のようになる。Using polycrystalline silicon film for the X2 line, YICY! and V
The structure of the case made using ccl2AA1 will be explained as follows with reference to FIGS. 2 to 5 following the manufacturing process.
なお、便宜上、以下の説明ではメモリ素子Ｍ １１ ＋
Ｍ 、ｚ 、 Ｍ ２１ ＋ Ｍ ！ｔは省略し、回
路的には意味がなくなるが、ＭＯＳ ）ランジスタＪ１
＋ ８１２＋ Ｓ□、Ｓ２！のみの配列を考える。Note that for convenience, in the following description, the memory element M 11 +
M, z, M21 + M! t is omitted and has no meaning from a circuit perspective, but MOS) transistor J1
+812+ S□, S2! Consider an array of only.
第２図〜第５図において、ｔａｌは各工程の平面図であ
り、ｔｂｌ 、 ｔｅｌはそれぞれｔａｌのＩ−１’
。In Figures 2 to 5, tal is a plan view of each step, and tbl and tel are I-1' of tal, respectively.
.
ＩＩ −ＩＩ ’断面図を示している。即ち、まず第２
図ｔａｌ 、 ｔｂＨ二示すように、例えばｎ型Ｓｉ基
板１を用い、その表面に厚いフィールド酸化膜２を形成
し、この酸化膜２をエツチングしてトランジスタを作る
べき活性領域３を露出させる。次に、第３図ｔａｌ ｔ
ｂｌ ｔｅｌ １−示すよう（二、ケ゛−ト酸化膜４を
形成した後、前述のＸＩ＋Ｘ２線となるべき帯状多結晶
シリコン膜５を形成し、この多結晶シリコン膜５および
フィールド酸化膜２をマスクとして活性領域３に不純物
をドーグしてソース、ドレイン領域となる９層６を形成
する。A cross-sectional view taken along II-II' is shown. That is, first, the second
As shown in Figures 1 and 2, a thick field oxide film 2 is formed on the surface of an n-type Si substrate 1, for example, and the oxide film 2 is etched to expose an active region 3 in which a transistor is to be formed. Next, Fig. 3 tal t
bl tel 1- As shown in (2) After forming the gate oxide film 4, form the band-shaped polycrystalline silicon film 5 that should form the aforementioned XI+X2 line, and mask this polycrystalline silicon film 5 and field oxide film 2. Then, impurities are doped into the active region 3 to form nine layers 6 that will become source and drain regions.
これ（二より、列方向にソースを共通にしたＭＯＳトラ
ンジスタ対が２つ得られる。From this (2), two MOS transistor pairs having a common source in the column direction are obtained.
次に、第４図（ａｌ （ｂｌに示すように、全面ｊ二厚
い酸化膜７を化学蒸着法Ｃ二よりつけ、これをエツチン
グして各ソースおよびドレインのコンタクトホール８を
形成する。そして、第５図ｔａｌ ｆｂｌ ＋−示すよ
うに列方向に各トランジスタのドレインを共通接続し、
また全てのソースを共通接続するようにＡｊ蒸着膜９を
配設し前述のＹ、、Ｙｔ線および■。０線を形成して完
成する。Next, as shown in FIG. 4, a thick oxide film 7 is deposited over the entire surface by chemical vapor deposition, and this is etched to form contact holes 8 for each source and drain. As shown in Figure 5, the drains of each transistor are connected in common in the column direction,
Further, an Aj vapor deposited film 9 is arranged so as to connect all the sources in common, and the above-mentioned Y, Yt lines and (2) are connected. Complete by forming the 0 line.
ところで、このような従来の構成で高集積化を妨げてい
るのは、ソース、トンインのコンタクトのとり方である
。即ち、第４図、第５図がら明らかなように、コンタク
トホール８はソース側、ドレイン側のそれぞれに設けて
いる。従って、例えばコンタクトホール８の大きさを８
μ×８μとし、マスク上の余裕をとるため各コンタクト
ホール８から多結晶シリコン膜５までの距離を４ ／Ｌ
とすると、多結晶シリコン膜５からなるＸｌ、Ｘ、線の
間隔１ｌ−１：１６μとなる。By the way, what hinders high integration in such conventional configurations is how to make contact between the source and the input. That is, as is clear from FIGS. 4 and 5, the contact holes 8 are provided on the source side and the drain side, respectively. Therefore, for example, if the size of the contact hole 8 is
μ×8μ, and the distance from each contact hole 8 to the polycrystalline silicon film 5 is 4/L in order to have enough space on the mask.
Then, the distance between the Xl, X, and lines made of the polycrystalline silicon film 5 is 1l-1:16μ.
多結晶シリコン膜５の幅を８μとすると、その間隔は幅
の２倍もあり、多数のＭＯＳ ）ランジスタを集積する
場合ζ二は、これが集積度向上を妨げる大きな原因とな
っている。If the width of the polycrystalline silicon film 5 is 8 μ, the interval between them is twice the width, and this is a major cause of impeding the improvement of the degree of integration when a large number of MOS transistors are integrated.
この発明の目的は、ソース・ドレインのコンタクトホー
ルとケ゛−トをなす多結晶シリコン膜との合せ余裕をと
る必要がなく、高密度集積化を図り得るＭＯＳ集積回路
の製造方法を提供することにある。It is an object of the present invention to provide a method for manufacturing a MOS integrated circuit that allows high-density integration without the need to provide a margin for the alignment of the source/drain contact holes and the polycrystalline silicon film forming the gate. be.
この発明の・特徴は、ＭＯＳトランジスタのソース・ド
レインのコンタクトのとり方Ｃ二ある。The feature of this invention is that there are two ways to make contacts between the source and drain of a MOS transistor.
即ち本発明は、ＭＯＳ集積回路の製造方法において、半
導体基板上に所望のＭＯＳ ）ランジスタのソースまた
はドレインにダイレクトコンタクトされる第１の多結晶
シリコン膜を形成したのち、全面に絶縁層を形成し、し
かるのち上記絶縁層上に前記ＭＯ８）ランジスタのケ゛
−ト電極となる第２の多結晶シリコン膜を形成するよう
にした方法である。That is, the present invention provides a method for manufacturing a MOS integrated circuit, in which a first polycrystalline silicon film is formed on a semiconductor substrate in direct contact with the source or drain of a desired MOS transistor, and then an insulating layer is formed on the entire surface. In this method, a second polycrystalline silicon film, which becomes the gate electrode of the MO8 transistor, is then formed on the insulating layer.
第２図〜第５図で説明した例（二対応するこの発明の実
施例を第６図〜第１１図を用いて説明する。なお、各図
においてｔａｌは平面図であり、（ｂｌ 、 （ｃｌ
、 Ｉｄｌはそれぞれ（ａｔのＩ−１，／ 、 １１
−１’。Embodiments of the present invention corresponding to the examples explained in FIGS. 2 to 5 will be explained using FIGS. 6 to 11. In each figure, tal is a plan view, and (bl, cl
, Idl are respectively (at's I-1, / , 11
-1'.
量−１′断面図である。まず、第６図［ａｌ 、 ［ｂ
ｌに示すようＣ二、ｎ型Ｓｉ基板１１を用い、その表面
ニ厚いフィールド酸化膜１２を形成し、これをエツチン
グしてトランジスタを作るベキ活性領域１３の他、ダイ
レクトコンタクトをとるための領域１４を露出させる。It is a 1' cross-sectional view. First, Fig. 6 [al, [b
As shown in FIG. 1, a thick field oxide film 12 is formed on the surface of a C2, n-type Si substrate 11, and this is etched to form an active region 13 for forming a transistor, as well as a region 14 for direct contact. expose.
次に第７図（ａｌ 、 （ｂｌに示すようにダート酸化
膜１５を形成し、領域１４にはエツチングによりダイレ
クトコンタクト用ホール１６をあける。そして、第８図
（ａ）。Next, as shown in FIGS. 7A and 7B, a dirt oxide film 15 is formed, and a direct contact hole 16 is made in the region 14 by etching. Then, as shown in FIG. 8A.
［ｂ）に示すようｌ二、コンタクト用ホール１６で基板
と接触するＶｃｃ線となる帯状の第１の多結晶シリコン
膜１７を形成する。その後、一旦ケ゛−ト酸化膜１５を
除去する。そして、第９図（ａ）。As shown in [b], a band-shaped first polycrystalline silicon film 17 is formed to form a Vcc line that contacts the substrate through the contact hole 16. Thereafter, the gate oxide film 15 is once removed. And FIG. 9(a).
（ｂｌ 、 （ｃ）に示すように再度ダート酸化膜（絶
縁層）１８を形成し、多結晶シリコン膜１７の表面も酸
化膜で覆って、その上にＸ、、Ｘ、線及びｒ−ト電極と
なる帯状の第２の多結晶シリコン膜１９を配設した後、
この多結晶シリコン膜１９およびフィールド酸化膜１２
をマスクとして、ソース、ドレイン領域に不純物拡散を
行ってｐ＋層層０を形成する。このとき、多結晶シリコ
ン膜１７が基板１ノと直接接触している部分では不純物
が多結晶シリコン膜１７を介して基板１ノに浅く拡散さ
れ、第９図ｔｅｌに示したように、ソース領域となるｐ
＋層層ｏと多結晶シリコン膜１７とのダイレクトコンタ
クトが完成する。その後、第１０図＋ａｌ 、 ｔｂｌ
に示すように、全面ｌ二化学蒸着法により厚い酸化膜２
ノをっけて７９ンペーシヨンを行い、エツチングにより
コンタクトホール２２ａ、２２ｂをあける。２２ａはド
レインのコンタクトホールであり、２２ｂはソースとダ
イレクトコンタクトしている多結晶シリコン膜１７との
コンタクトを行うためのホールであって、図のようにこ
れらはケ゛−ト電極としての多結晶シリコン膜１９に対
して一方に集められている。そして第１１図（ａｌ〜＋
ｄ＋に示すようＣ二、列方向の各トランジスタのドレイ
ンを共通接続するＭ蒸着膜２３ａおよび全てのソースを
共通接続するように多結晶シリコン膜１７とコンタクト
するＡＪ３蒸着膜２３ｂを配設し、Ｙ、、Ｙ、線および
Ｖｃｃ線を形成して完成する。即ち、ＭＯＳ ）ランジ
スタのソースはダイレクトコンタクトする多結晶シリコ
ン膜１７を介して、ドレイン側で、す蒸着膜２３ｂによ
り取り出されることになる。(bl, as shown in (c), a dirt oxide film (insulating layer) 18 is formed again, the surface of the polycrystalline silicon film 17 is also covered with an oxide film, and the After disposing the band-shaped second polycrystalline silicon film 19 that will become the electrode,
This polycrystalline silicon film 19 and field oxide film 12
Using this as a mask, impurities are diffused into the source and drain regions to form a p+ layer 0. At this time, in the portion where the polycrystalline silicon film 17 is in direct contact with the substrate 1, impurities are diffused shallowly into the substrate 1 through the polycrystalline silicon film 17, and as shown in FIG. becomes p
Direct contact between the + layer o and the polycrystalline silicon film 17 is completed. After that, Fig. 10+al, tbl
As shown in Figure 2, a thick oxide film 2 is deposited on the entire surface by chemical vapor deposition.
Then, 79 impasions are performed, and contact holes 22a and 22b are formed by etching. 22a is a contact hole for the drain, and 22b is a hole for making contact with the polycrystalline silicon film 17 that is in direct contact with the source. They are concentrated on one side with respect to the membrane 19. And Figure 11 (al~+
As shown in d+, an M vapor deposited film 23a commonly connects the drains of each transistor in the column direction, an AJ3 vapor deposited film 23b contacts the polycrystalline silicon film 17 to commonly connect all sources, and Y , ,Y, line and Vcc line are formed and completed. That is, the source of the MOS transistor is taken out by the vapor deposited film 23b on the drain side via the polycrystalline silicon film 17 in direct contact.
このような方法とすれば、例えば第６図（ａｌでダイレ
クトコンタクトをとる領域１４の幅を５μとし、この領
域１４から２μの余裕をとって多結晶シリコン膜１９を
配設すると、Ｘ、。If such a method is used, for example, as shown in FIG.
Ｘ、線の間隔は９μとなり、従来例に比較して７μ減す
ること（二なる。１つのトランジスタ対について７μ減
であるから、例えば列方向に５００個のトランジスタを
設ける集積回路では、７μｘ２５０＝１７５０μ減とな
り、従って大規模集積回路（ＬＳＩ ）に適用すれば大
幅な集積度向上が期待できる。なお、ダイレクトコンタ
クト’ｒとる領域１４の幅を従来のコンタクトホール８
の幅より狭くできる理由は、第４図（ｂｌと第７図（ｂ
）とを比較して判るように本実施例の方がコンタクト用
ホール１６の深さを浅くできるからである。さらに、コ
ンタクト用ホール１６と多結晶シリコン膜１９との間隔
を従来より狭くできあ理由は、コンタクト用ホール１６
を介してソースにつながる多結晶シリコン膜１７上に酸
化膜１８を介して多結晶シリコン膜１９を配設できるた
めである。このことから多結晶シリコン膜１９が領域１
４と一部重なるように配設することも可能、即ち合せ余
裕をなくすことができ、集積度のより一層の向上をはか
ることができる。ここで、前記第１の多結晶シリコン膜
１７はＶｃｃとなるＡＩＬ蒸着膜２３ａの下シニ配設さ
れるので、この多結晶シリコン膜１７を設けることによ
り集積度が低下することはない。X, the line spacing is 9μ, which is 7μ less than the conventional example (2).Since it is 7μ less for one transistor pair, for example, in an integrated circuit with 500 transistors in the column direction, 7μ x 250 = The reduction is 1,750μ, and therefore, if applied to large-scale integrated circuits (LSI), a significant increase in the degree of integration can be expected.The width of the region 14 where the direct contact is made is the same as that of the conventional contact hole 8.
The reason why it can be narrower than the width of Figure 4 (bl) and Figure 7 (b
), this is because the depth of the contact hole 16 can be made shallower in this embodiment. Furthermore, the reason why the distance between the contact hole 16 and the polycrystalline silicon film 19 can be narrower than before is that
This is because the polycrystalline silicon film 19 can be provided via the oxide film 18 on the polycrystalline silicon film 17 connected to the source via the oxide film 18. Therefore, the polycrystalline silicon film 19 is
It is also possible to arrange it so that it partially overlaps with 4, that is, the alignment margin can be eliminated, and the degree of integration can be further improved. Here, since the first polycrystalline silicon film 17 is disposed under the AIL vapor deposited film 23a which is at Vcc, the degree of integration does not decrease due to the provision of this polycrystalline silicon film 17.
また、上記実施例で、ダイレクトコンタクトに用いてい
る多結晶シリコン膜１７はアースに落されるので、横方
向の各トランジスタ間のリークを防ぐシールドを兼ねる
という効果がある。Furthermore, in the above embodiment, since the polycrystalline silicon film 17 used for direct contact is grounded, it also serves as a shield to prevent leakage between the transistors in the lateral direction.
なお、この発明は上記実施例に限られるものではなく、
あらゆるＭＯＳ集積回路（二適用して効果がある。例え
ば、第１２図のような等価回路で示されるデコーダ回路
の一部についてこの発明を適用した場合のパターンを第
１３図に示才。また、第１４図ｔａｌ ＋ ｔｂｌ 、
ｆｃｌに第１３図のＩ−Ｉ’ 、ｎ−ｎ’ 、ｉ
−厘′断面をそれぞれ示す。第１２図に示すデコーダ回
路においてはＸ、、Ｘ、、Ｘ、線に入力される情報に応
じて出力端Ｚｌ、Ｚ！に出力される情報が選択される。Note that this invention is not limited to the above embodiments,
It is effective to apply this invention to any MOS integrated circuit (2). For example, a pattern when this invention is applied to a part of a decoder circuit shown in the equivalent circuit as shown in FIG. 12 is shown in FIG. 13. Figure 14 tal + tbl,
I-I', n-n', i in Fig. 13 to fcl
The cross-sections of each figure are shown below. In the decoder circuit shown in FIG. 12, the output terminals Zl, Z! The information to be output is selected.
例えば、Ｘ、にＪｌｊ、Ｘ、ｌ二ｒＯＪ、Ｘ３に１０」
が入力さ孔ると、出力端Ｚ１にはｒＯＪ、Ｚ、にはｒｌ
Ｊが出力されるものとなっている。枦１３図は第１２図
のＭＯＳトランジスタＱ１１＋ Ｑｔｔ＋ Ｑ３２の部
分の・千ターンである。即ち、３１が）゛イールド酸化
膜、３２が第１の多結晶シリコン膜、３３が第２の多結
晶シリコン膜、３４がＡＡ蒸着膜であり、Ａが第１の多
結晶シリコン膜３２とトランジスタＱ２．。For example, Jlj to X, 10 to X, l2rOJ, X3.
When the input hole is input, rOJ is output to the output terminal Z1, and rl to Z,
J is to be output. Diagram 13 shows 1,000 turns of the MOS transistors Q11+Qtt+Q32 in FIG. That is, 31 is a yield oxide film, 32 is a first polycrystalline silicon film, 33 is a second polycrystalline silicon film, 34 is an AA deposited film, and A is a film between the first polycrystalline silicon film 32 and the transistor. Q2. .
ＱＨ等のソースとのダイレクトコンタクト部、ＢがＭ蒸
着膜３４と各トランジスタのドレインとのコンタクト部
、ＣがＡ／蒸着膜３４と第１の多結晶シリコン膜３２と
のコンタクト部である。つまり、トランジスタＱ ｖｔ
＋ Ｑ ｓｔのソースは第１の多結晶シリコン膜３２
によりグイレクトコンタクトがとられ、ドレイン側シー
導かれてアース線としてのＭ蒸着膜３４に接続されてお
り、この結果ｘ１＋ｘ２の間隔が非常に小さくなってい
る。また、ｙ、線に接続されるトランジスタＱｌｌとｙ
、線に接続されるトランジスタＱ ！！ ｌ Ｑ ｓｔ
とは、フィールド酸化膜３ノ上をはう第１の多結晶シリ
コン膜３２により互いにシールドされる構造になってい
る。なお、製造工程は先の実施例と同様であるので説明
を省略する。A direct contact portion with a source such as QH, B a contact portion between the M vapor deposited film 34 and the drain of each transistor, and C a contact portion between the A/vapor deposit film 34 and the first polycrystalline silicon film 32. In other words, the transistor Q vt
The source of +Qst is the first polycrystalline silicon film 32
A direct contact is established, and the drain side is led to the M vapor deposited film 34 as a ground line, and as a result, the distance x1+x2 is extremely small. Also, the transistor Qll connected to the y line and the y
, the transistor Q connected to the line ! ! l Q st
and have a structure in which they are shielded from each other by the first polycrystalline silicon film 32 that extends over the field oxide film 3. It should be noted that the manufacturing process is the same as in the previous embodiment, so a description thereof will be omitted.
その他Ｃ−ＭＯ８集積回路は勿論、ｎチャネルＭＯ８集
積回路にも同様シーこの発明を適用できる。なお、本明
細書（二いうＭＯ８集積回路は最広義のものであって、
金属−絶縁物一半導体構造のトランジスタを有するあら
ゆる集積回路を含むものである。The present invention can be applied not only to other C-MO8 integrated circuits but also to n-channel MO8 integrated circuits. Note that the MO8 integrated circuit referred to in this specification (2) is in the broadest sense,
It includes any integrated circuit having a transistor in a metal-insulator-semiconductor structure.
このように本発明によれば、第１の多結晶シリコン膜で
ＭＯＳ ）ランジスタのソースまたはドレインとのダイ
レクトコンタクトをとったのち、ゲート電極をなす第２
の多結晶シリコン膜を形成するようにしているので、ソ
ース・ドレインのコンタクトホールとケ゛−ト電極との
合わせ余裕をなくすことができる。したがって、上記コ
ンタクトホールとｒ−）’ｌ極との間隔を著しく短くす
ることができ（コンタクトホールとｒ−ト電極が一部重
なっても可）、高密度高集積化に絶大なる効果を発揮す
る。According to the present invention, the first polycrystalline silicon film makes direct contact with the source or drain of the MOS transistor, and then the second polycrystalline silicon film forms the gate electrode.
Since a polycrystalline silicon film is formed, there is no margin for alignment between the source/drain contact holes and the gate electrode. Therefore, the distance between the contact hole and the r-)'l electrode can be significantly shortened (even if the contact hole and the r-t electrode partially overlap), which is extremely effective for high-density integration. do.
第１図はＭＯＳ−ＩＣメモリの一例の等価回路図、第２
図〜第５図はそのＩＣメモリの従来の構成例を製造工程
順Ｃ１示したもので各図の（ａｌは平面図、ｔｂｌ 、
ｉｃＪはそれぞれｔａｌのＩ−Ｉ’ 。
ｌｌ−１１’断面図、第６図〜第１１図はこの発明の一
実施例方法を製造工程順に示したもので各図のｔａｌは
平面図、ｔｂｌ ｌ （ｃｌ ！１はそれぞれｔａｌの
Ｉ−Ｉ’ 、ｎ−１１′ 、１１−彊′断面図、第１
２図はＭＯＳ ）ランジスタを用いたデコーダ回路の一
部を示す等価回路図、第１３図は第１２図のデコーダ回
路の集積回路化にこの発明を適用した実施例のパターン
の一部を示す図、第１４図ｆａｔ ｔ ｆｂｌ 、 ｉ
ｃＪはそれぞれ第１３図のＩ−１’＋１−１［’、Ｉ−
璽′断面図である。
１）・・・ｎ型Ｓｉ基板、１２・・・フィールド酸化膜
、１３・・・活性領域、１４・・・ダイレクトコンタク
ト領域、１５・・・ｒ−ト酸化膜、１６・・・ダイレク
トコンタクト用ホール、１７・・・第１の多結晶シリコ
ン膜、１８・・・ケ゛−ト酸（ｔ［，１９・・・第２の
多結晶シリコン膜、２ｏ・・・耐層、２）・・・酸化膜
、２２ ａ 、 ２２ ｂ−コンタクトボール、２３ａ
、２３ｂ・・・人ｌ蒸着膜。
出願人代理人 弁理士 鈴 江 武 彦第８
（ａ）
第９
（ａ）
７
（ｂ）
第７４９
（ａ）
（ｂ）
（Ｃ）
１、事件の表示
特Ｉ昭５８−５１９８５号
２、発明の名称
ＭＯ８集積回路の製造方法
；３．補正をする者
事件との関係 特許出願人
（３０７） 東京芝浦電気株式会社
・１９代理人
５、補正命令の日付
昭和５８年７月２６日
６、補正の文］象
印鑑証明書、明細書
７、補正の内容
（１） 代理権を証明する書面に代えて別紙の通り１
−１１鑑証明書を提出する。
（２）四組１書の第１２頁１２行目に［ｆｂｌ 、 ｔ
ｅｌは〜Ｉ−Ｉ’、ｊとあるのを［各図のｌｂｌはそれ
ぞれｆａｔのＩ−Ｉ’断面図、第３図［ｅｌは同図（ａ
ｌ（７）Ｊと訂正する。
（３） 明細書の第１２頁１５行目からｌｌＴｉ１頁
１６行目にかけて「（ｂｌ 、 ｔｅｌ 、 ｆｄｌは
〜断面図、」とあるのを［各図のｆｂｌはそれぞれＩａ
ｌのＩ−Ｉ’断面図、第９図ｔｅｌは同図（ａ）のｎ−
ｎ’断面図、第１１図［ｅｌは同図ｆａｌのＩＩ −［
１’ 凹面図、第１１図ｆｄｌは同図１ａｌのＩ−１’
断面図、」と訂正する。Figure 1 is an equivalent circuit diagram of an example of MOS-IC memory, Figure 2 is an equivalent circuit diagram of an example of MOS-IC memory.
5 to 5 show conventional configuration examples of the IC memory in the manufacturing process order C1. In each figure (al is a plan view, tbl,
icJ is I-I' of tal, respectively. 11-11' cross-sectional view and FIGS. 6 to 11 show the method of an embodiment of the present invention in the order of manufacturing steps. In each figure, tal is a plan view, and tbl l (cl !1 is the I- of tal, respectively). I', n-11', 11-J' cross-sectional view, 1st
Fig. 2 is an equivalent circuit diagram showing part of a decoder circuit using MOS transistors, and Fig. 13 is a diagram showing part of a pattern of an embodiment in which the present invention is applied to the integrated circuit of the decoder circuit shown in Fig. 12. , FIG. 14 fat t fbl , i
cJ are I-1'+1-1[', I- in FIG. 13, respectively.
It is a sectional view of the seal. 1)...n-type Si substrate, 12...field oxide film, 13...active region, 14...direct contact region, 15...r-t oxide film, 16...for direct contact Hole, 17... First polycrystalline silicon film, 18... Keto acid (t[, 19... Second polycrystalline silicon film, 2o... Resistance layer, 2)... Oxide film, 22a, 22b-contact ball, 23a
, 23b . . . evaporated film. Applicant's Representative Patent Attorney Takehiko Suzue No. 8 (a) No. 9 (a) 7 (b) No. 749 (a) (b) (C) 1. Indication of Case Special I No. 58-51985 2. Invention Name of MO8 integrated circuit manufacturing method; 3. Relationship with the case of the person making the amendment Patent applicant (307) Tokyo Shibaura Electric Co., Ltd. 19 Agent 5, Date of amendment order July 26, 1980 6, Text of amendment] Zojirushi certificate, specification 7 , Contents of the amendment (1) In place of the document certifying the power of representation, please submit the attached document 1.
-11 Submit an appraisal certificate. (2) On page 12, line 12 of Book 4 of Group 1, [fbl, t
el is ~I-I', j [lbl in each figure is the I-I' sectional view of fat, Figure 3 [el is the same figure (a
Correct it as l(7)J. (3) From line 15 on page 12 of the specification to line 16 on page 1 of llTi, the statement ``(bl, tel, fdl are ~ cross-sectional views,'' [fbl in each figure is Ia, respectively.
I-I' sectional view of l, Figure 9 tel is n- of the same figure (a)
n' sectional view, FIG. 11 [el is II-[ of fal in the same figure]
1' Concave view, Figure 11fdl is I-1' in Figure 1al
"Cross-sectional view," I corrected.
Claims (1)
またはドレインの一方にダイレクトコンタクトされる第
１の多結晶シリコン膜を形成する工程と、次いで絶縁層
を形成する工程と、次いで上記絶縁層上に前記ＭＯ８）
ランマスタのｒ−）電極となる第２の多結晶シ゛リコン
膜を形成する工程とを具備したことを特徴とするＭＯＳ
集積回路の製造方法。Desired MOS on Semiconductor Substrate) A step of forming a first polycrystalline silicon film directly in contact with one of the source or drain of the transistor, then a step of forming an insulating layer, and then forming the MO8 on the insulating layer. )
A MOS characterized by comprising a step of forming a second polycrystalline silicon film to serve as an r-) electrode of a run master.
A method of manufacturing integrated circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051985A JPS5916380A (en) | 1983-03-28 | 1983-03-28 | Manufacture of mos integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58051985A JPS5916380A (en) | 1983-03-28 | 1983-03-28 | Manufacture of mos integrated circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111217A Division JPS589359A (en) | 1982-06-28 | 1982-06-28 | Mos integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5916380A true JPS5916380A (en) | 1984-01-27 |
Family
ID=12902145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58051985A Pending JPS5916380A (en) | 1983-03-28 | 1983-03-28 | Manufacture of mos integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916380A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826479A (en) * | 1971-08-12 | 1973-04-07 |
-
1983
- 1983-03-28 JP JP58051985A patent/JPS5916380A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826479A (en) * | 1971-08-12 | 1973-04-07 |
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