JPS59163619A - 電子装置 - Google Patents
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- JPS59163619A JPS59163619A JP58037880A JP3788083A JPS59163619A JP S59163619 A JPS59163619 A JP S59163619A JP 58037880 A JP58037880 A JP 58037880A JP 3788083 A JP3788083 A JP 3788083A JP S59163619 A JPS59163619 A JP S59163619A
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- Japan
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- power supply
- voltage
- supply voltage
- output
- supply circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は処理手段及びバックアップ可能な記憶手段を有
する電子装置に関する。
する電子装置に関する。
発明の背景
マイクロプロセッサ等の処理手段の進歩にイ１（
典ない、最近の電子装置はランダム・アクセス・メモリ
等の記憶手段を有している。この記憶手段は電子装置の
種々の設定値、処理結果等を記憶している。電源スィッ
チがオフされたり、電源電圧が降下した場合は、パンク
アップ用電池からの電圧が記憶手段に供給され、記憶手
段の記憶内容が破壊されないようにしている。
等の記憶手段を有している。この記憶手段は電子装置の
種々の設定値、処理結果等を記憶している。電源スィッ
チがオフされたり、電源電圧が降下した場合は、パンク
アップ用電池からの電圧が記憶手段に供給され、記憶手
段の記憶内容が破壊されないようにしている。
従来技術
従来の電子装置では、比較器が電源電圧と所定電圧とを
比較し、この電源電圧が所定電圧以下になったときに、
記憶手段の駆動電圧電源を電源回路からバックアップ用
電池に切換えていた。
比較し、この電源電圧が所定電圧以下になったときに、
記憶手段の駆動電圧電源を電源回路からバックアップ用
電池に切換えていた。
しかし、電源電圧が処理手段の動作保証電圧よりも少し
下がった場合、処理手段のりセット回路が働かず、処理
手段が誤動作をすることがある。この誤動作によりバッ
クアップされている記憶手段の記憶内容が破壊されるこ
とがあった。
下がった場合、処理手段のりセット回路が働かず、処理
手段が誤動作をすることがある。この誤動作によりバッ
クアップされている記憶手段の記憶内容が破壊されるこ
とがあった。
また電源電圧が降下した状態から正常値に復帰した場合
、記憶手段の駆動電圧電源はバックアップ用電池から電
源回路に戻った。しかし電源電圧が正常値に復帰すると
きに、処理手段が誤動伯をし、記す、金手段の記憶内容
を破壊することがあった。なお、記憶手段がバックアッ
プ用電池から離動電圧を・第けるとき、記憶手段をアク
セスしないようにすることも考えられるが、電源電圧が
正常値及び所定電圧の間で処理手段が誤動作をする場合
には、記憶手段の記憶内容が破壊される可能性があった
。
、記憶手段の駆動電圧電源はバックアップ用電池から電
源回路に戻った。しかし電源電圧が正常値に復帰すると
きに、処理手段が誤動伯をし、記す、金手段の記憶内容
を破壊することがあった。なお、記憶手段がバックアッ
プ用電池から離動電圧を・第けるとき、記憶手段をアク
セスしないようにすることも考えられるが、電源電圧が
正常値及び所定電圧の間で処理手段が誤動作をする場合
には、記憶手段の記憶内容が破壊される可能性があった
。
更に電源電圧が所定電圧以下に下がったとき（″、、処
理手段をリセットすると同時（二、記憶手段の駆動′電
源を電池（′″−−切換記憶手段をアクセフ、しないよ
うにすることも考えられる。しかし、記憶手段が書込動
作中（二処理手段がリセット信号を受けると、処理手段
は書込み動作終了後にリセットされる。よって、このと
きの書込みデータ番ま処理手段が動作しているにもかか
わらず記憶手段に記憶されなかった。
理手段をリセットすると同時（二、記憶手段の駆動′電
源を電池（′″−−切換記憶手段をアクセフ、しないよ
うにすることも考えられる。しかし、記憶手段が書込動
作中（二処理手段がリセット信号を受けると、処理手段
は書込み動作終了後にリセットされる。よって、このと
きの書込みデータ番ま処理手段が動作しているにもかか
わらず記憶手段に記憶されなかった。
本発明の概要
本発明（二よれば、第１検出手段は電源回路からの゛電
圧が第１所定電圧以下（Ｚ下カ一つたことを検出して処
理手段をリセットする。また第２検出手段は電源回路か
らの電圧が第１所定電圧以下の第２所定電圧以下に下が
ったことを検出し、記憶手段の駆動電源を電源回路から
電池（二切換え、この記憶手段がアクセスされないよう
にする。よって、電源電圧が下がった場合、又はオフさ
れた場合、処理手段が完全にリセットされた後に記憶手
段の駆動電源が電源回路からパンクアンプ用電池に切換
わり、記憶手段はアクセスされなくなる。
圧が第１所定電圧以下（Ｚ下カ一つたことを検出して処
理手段をリセットする。また第２検出手段は電源回路か
らの電圧が第１所定電圧以下の第２所定電圧以下に下が
ったことを検出し、記憶手段の駆動電源を電源回路から
電池（二切換え、この記憶手段がアクセスされないよう
にする。よって、電源電圧が下がった場合、又はオフさ
れた場合、処理手段が完全にリセットされた後に記憶手
段の駆動電源が電源回路からパンクアンプ用電池に切換
わり、記憶手段はアクセスされなくなる。
また電源電圧が正常値に復帰する場合も、処理手段は誤
動作の可能性がなくなるまでリセットを解除されない。
動作の可能性がなくなるまでリセットを解除されない。
不発・明の目的
従って、本発明の目的の１つは電源電圧が下がった場合
、記憶内容を破壊することなく記憶手段を確実にバック
アップできる電子装置の提供にある。
、記憶内容を破壊することなく記憶手段を確実にバック
アップできる電子装置の提供にある。
本発明の他の目的は、電源電圧の低下（′″−より処理
手段かりセットを受けた際に記憶手段が書込み動作中で
あっても、この書込み内容を確実に記憶手段（＝記憶で
きる電子装置の提供にある。
手段かりセットを受けた際に記憶手段が書込み動作中で
あっても、この書込み内容を確実に記憶手段（＝記憶で
きる電子装置の提供にある。
発明の実施例
以１・°、添付図を参照して本発明の好適な実施例を説
明する。第１図は本発明の第１実施例のブロック図であ
る。′電源回路１０￥は１００■交流商用電圧を所定の
直流電圧（二変換し、第１図の各ブロックに供給する。
明する。第１図は本発明の第１実施例のブロック図であ
る。′電源回路１０￥は１００■交流商用電圧を所定の
直流電圧（二変換し、第１図の各ブロックに供給する。
特に５■直流電圧は第１検出手段である電源電圧監視用
ＴＬ７７０５０Ｐ型集積′回路（ｉｃ）１２のＲＥＳＩ
Ｎ一端子（２）、電圧検出端子（７）及び電源端子（８
）に供給される。このＩＣ１２の基準電圧端子（１）と
接地間（二は平滑用コンデンサ１４が接続され、タイミ
ング・コンデンサ接続端子（３）と接地間にはタイミン
グ・コンデンサ１８カー接続される。よって、このＩＣ
１２は５ｖ電源電圧カー４．７５ＶＵ下（＝低下したと
きにリセット出力端子（５）（二「低」出力を発生し、
また電源電圧が４．７５Ｖ思」二（−復帰したときはタ
イミング・コンデンサ１８で決まる遅延時間後リセツ）
出力端子（二「高」出力を発生する。このリセット出力
端子（５）νま抵打［器２２を介して５■電源電圧を受
けると共（−１処理哩手段であるマイクロプロセッサ（
μＰ）２４のリセット端子（「低」でリセット）に端子
２０を介して接続される。
ＴＬ７７０５０Ｐ型集積′回路（ｉｃ）１２のＲＥＳＩ
Ｎ一端子（２）、電圧検出端子（７）及び電源端子（８
）に供給される。このＩＣ１２の基準電圧端子（１）と
接地間（二は平滑用コンデンサ１４が接続され、タイミ
ング・コンデンサ接続端子（３）と接地間にはタイミン
グ・コンデンサ１８カー接続される。よって、このＩＣ
１２は５ｖ電源電圧カー４．７５ＶＵ下（＝低下したと
きにリセット出力端子（５）（二「低」出力を発生し、
また電源電圧が４．７５Ｖ思」二（−復帰したときはタ
イミング・コンデンサ１８で決まる遅延時間後リセツ）
出力端子（二「高」出力を発生する。このリセット出力
端子（５）νま抵打［器２２を介して５■電源電圧を受
けると共（−１処理哩手段であるマイクロプロセッサ（
μＰ）２４のリセット端子（「低」でリセット）に端子
２０を介して接続される。
電源回路ｌＯからの５■電源電圧は抵抗器２６．２８及
び３０からなる分圧器により分圧され、これら分圧電圧
は第・２検出手段である電圧検出用ＩＣＬ８２１２型Ｉ
Ｃ，３２のヒステリシス電Ｕ一端子（２）及びスレシホ
ールド入力端子端子（３）（二供給される。またＩＣ３
２は５■電源電圧（二より駆動され、この５■電源電圧
が４．５Ｖ以下になったとき出力端子（４）ｆｎｒ高」
を発生し、その他の場合は「低」を発生する。ＰＮＰス
イッチング・トランジスタ３４のエミッタは電源回路１
０の５Ｖ端子に接続され、ベースは抵抗器３６及び端子
３８を介してＩＣ３２の出力端子（４）（＝接続される
。ダイオード４０はトランジスタ３４の呈ミッタ及びコ
レクタ間（二接続され、トランジスタ３４のコレクタは
記憶手段であるランダム・アクセス・メモリ（ＲＡＭ）
４２の駆動電源端子（二接続されている。
び３０からなる分圧器により分圧され、これら分圧電圧
は第・２検出手段である電圧検出用ＩＣＬ８２１２型Ｉ
Ｃ，３２のヒステリシス電Ｕ一端子（２）及びスレシホ
ールド入力端子端子（３）（二供給される。またＩＣ３
２は５■電源電圧（二より駆動され、この５■電源電圧
が４．５Ｖ以下になったとき出力端子（４）ｆｎｒ高」
を発生し、その他の場合は「低」を発生する。ＰＮＰス
イッチング・トランジスタ３４のエミッタは電源回路１
０の５Ｖ端子に接続され、ベースは抵抗器３６及び端子
３８を介してＩＣ３２の出力端子（４）（＝接続される
。ダイオード４０はトランジスタ３４の呈ミッタ及びコ
レクタ間（二接続され、トランジスタ３４のコレクタは
記憶手段であるランダム・アクセス・メモリ（ＲＡＭ）
４２の駆動電源端子（二接続されている。
更にトランジスタ３４のコレクタはダイオード４４及び
小抵抗器４６の直列回路並びに大抵抗器４８を介して充
電Ｉｊ工能なバックアップ用電池（例えば３．６Ｖ）５
０に接続されている。
小抵抗器４６の直列回路並びに大抵抗器４８を介して充
電Ｉｊ工能なバックアップ用電池（例えば３．６Ｖ）５
０に接続されている。
例えは４０ Ｈ３６５型ＩＣであるトライ・ステート・
バッファ５２はパス５４を介してμＰ２４からのチップ
・セレクト信号を受け、出力信号をＲでアクセスされる
）に供給する。このバッファ５２の出力端子は抵抗器５
６を介してトランジスタ３４のコレクタに接続され、イ
ネーブル（Ｅ）端子は端子３８に直結されると共に、抵
抗器５８を介してトランジスタ３４のコレクタに接続さ
れに接続される。このμｌ−’２４はＲＯＭ６０のファ
ームウェアに応じてｌ（ＡＭ４２を記憶手段として測定
器６含を制御すると共に、ＲＡＭ４２ｉ二設定値測定結
果、処理結果等を記憶する。
バッファ５２はパス５４を介してμＰ２４からのチップ
・セレクト信号を受け、出力信号をＲでアクセスされる
）に供給する。このバッファ５２の出力端子は抵抗器５
６を介してトランジスタ３４のコレクタに接続され、イ
ネーブル（Ｅ）端子は端子３８に直結されると共に、抵
抗器５８を介してトランジスタ３４のコレクタに接続さ
れに接続される。このμｌ−’２４はＲＯＭ６０のファ
ームウェアに応じてｌ（ＡＭ４２を記憶手段として測定
器６含を制御すると共に、ＲＡＭ４２ｉ二設定値測定結
果、処理結果等を記憶する。
次に第２図の波形図を参照して第１図の装置の動作を説
明する。時点ＴＯにおいて電源回路ＩＯのスイッチがオ
ンになると、５■電源電圧Ａは他の電源電圧と共に設定
値に向って」１昇する。
明する。時点ＴＯにおいて電源回路ＩＯのスイッチがオ
ンになると、５■電源電圧Ａは他の電源電圧と共に設定
値に向って」１昇する。
ＩＣ３２の出力電圧Ｂも電源電圧Ａと同様に上昇し「高
」レベルになる。時点Ｔ１において電源電圧Ａが４．５
■を越すと、出力電圧Ｂは「低」となり、トランジスタ
３４はオンし、バッファ５２はイイ・−プルされる。よ
ってＲＡＭ４２は電源回路１０からの５ｖ電源電圧Ａに
より駆動される。またダイオード４４がオンし、小抵抗
器４６を介して電池５０は急速に充電される。時間′１
゛２において、電源電圧Ａが４７５■を越すと、ＩＣ１
２はタイミング・コンデンサ１８で決まる遅延時間後（
時点Ｔ３）に出力電圧Ｃを「高」として、μＰ２４をリ
セットから解除する。よってμＰ２４は測定器６誓を制
御したり、ＲＡＭ４２をアクセスしてデータを書込んだ
り読出したりすることができる。なお、ＲＡＭ４２をア
クセスするとき、μＰ２４はバス５４及びバッファ５２
を介してＲＡＭ４２のＣ８端子に「低」を加える。
」レベルになる。時点Ｔ１において電源電圧Ａが４．５
■を越すと、出力電圧Ｂは「低」となり、トランジスタ
３４はオンし、バッファ５２はイイ・−プルされる。よ
ってＲＡＭ４２は電源回路１０からの５ｖ電源電圧Ａに
より駆動される。またダイオード４４がオンし、小抵抗
器４６を介して電池５０は急速に充電される。時間′１
゛２において、電源電圧Ａが４７５■を越すと、ＩＣ１
２はタイミング・コンデンサ１８で決まる遅延時間後（
時点Ｔ３）に出力電圧Ｃを「高」として、μＰ２４をリ
セットから解除する。よってμＰ２４は測定器６誓を制
御したり、ＲＡＭ４２をアクセスしてデータを書込んだ
り読出したりすることができる。なお、ＲＡＭ４２をア
クセスするとき、μＰ２４はバス５４及びバッファ５２
を介してＲＡＭ４２のＣ８端子に「低」を加える。
た場合には、゛電源電圧が一時的（１低下する。また電
源回路１０のスイッチをオフした場合も電源電圧は０■
までドがる。このような原因により５■市’／Ｈ）ｒｊ
電圧Ａが時点Ｔ４において４．７ｓｖ（第１所定′１ニ
圧）以下（二なると、ｉ ｃ １２の出力電圧Ｃは直ち
に１−低」となり、μＰ２４をリセットする。
源回路１０のスイッチをオフした場合も電源電圧は０■
までドがる。このような原因により５■市’／Ｈ）ｒｊ
電圧Ａが時点Ｔ４において４．７ｓｖ（第１所定′１ニ
圧）以下（二なると、ｉ ｃ １２の出力電圧Ｃは直ち
に１−低」となり、μＰ２４をリセットする。
しかし、この時、μＰ ２４がＲＡＭ４２に書込みを行
なっているときはμＰ２４の一般的特性（二より、この
書込み動作終了後にリセットされる。またＲＡＭ４２は
通常状態であるので、この書込みのデータはＲＡＭ４２
に確実に記憶される。時点Ｉｌ＋ ５において電源゛電
圧Ａが更に４．５ Ｖ （第２所定電圧）以下に低下す
ると、ＩＣ３２は出力Ｂを［高」とし、トランジスタ３
４をオフにすると共に、トライステート・バッファ５２
をディスエブールする。よって、電池５０からの電圧が
大抵抗４８を介してＲＡＭ４２の駆動電源端子に供給さ
れ、ＲＡＭ４２の記憶内容を保持する。なお、電池電圧
はＲＡＭ４２の記憶内容を保持するだけでよいので、そ
の値は例えば３．６Ｖと低い。トランジスタ３４がオフ
（−なって、しばらくは１−５■電源電圧Ａの方が電池
電圧よりも１制＜、またこの電源電圧ＡがＲＡＭ４２の
バス端子にプルアップ市圧として用いられているため、
ＲＡ Ｍ４２が破壊される可能性がある。そこで゛電源
電圧Ａが電池電圧より高い期間中のみダイオード４０が
オンとなり、電源電圧ＡをＲＡＭ４２に供給してＲＡＭ
４２の破壊を防いでいる。また、バッファ５２はディス
エーブルされてトライ・ステート（高出力インピーダン
ス状態）となり、ＲＡＭ４２のＣＳ端Ｊ’には抵抗器５
６及び４８を介して電池５０から「高」が加わり、ＲＡ
Ｍ４２はアクセスされない。
なっているときはμＰ２４の一般的特性（二より、この
書込み動作終了後にリセットされる。またＲＡＭ４２は
通常状態であるので、この書込みのデータはＲＡＭ４２
に確実に記憶される。時点Ｉｌ＋ ５において電源゛電
圧Ａが更に４．５ Ｖ （第２所定電圧）以下に低下す
ると、ＩＣ３２は出力Ｂを［高」とし、トランジスタ３
４をオフにすると共に、トライステート・バッファ５２
をディスエブールする。よって、電池５０からの電圧が
大抵抗４８を介してＲＡＭ４２の駆動電源端子に供給さ
れ、ＲＡＭ４２の記憶内容を保持する。なお、電池電圧
はＲＡＭ４２の記憶内容を保持するだけでよいので、そ
の値は例えば３．６Ｖと低い。トランジスタ３４がオフ
（−なって、しばらくは１−５■電源電圧Ａの方が電池
電圧よりも１制＜、またこの電源電圧ＡがＲＡＭ４２の
バス端子にプルアップ市圧として用いられているため、
ＲＡ Ｍ４２が破壊される可能性がある。そこで゛電源
電圧Ａが電池電圧より高い期間中のみダイオード４０が
オンとなり、電源電圧ＡをＲＡＭ４２に供給してＲＡＭ
４２の破壊を防いでいる。また、バッファ５２はディス
エーブルされてトライ・ステート（高出力インピーダン
ス状態）となり、ＲＡＭ４２のＣＳ端Ｊ’には抵抗器５
６及び４８を介して電池５０から「高」が加わり、ＲＡ
Ｍ４２はアクセスされない。
また、トランジスタ３４のオフ状態及びバッファ５２の
トライステート状態は抵抗器５８及び４８を介して電池
５０からの「高」（二より維持される。
トライステート状態は抵抗器５８及び４８を介して電池
５０からの「高」（二より維持される。
再び電源電圧Ａが上昇する時点Ｔ６．Ｔ７及び′Ｐ８の
動作は時点ＴＩ、Ｔ２及びＴ３の動作と同じである。よ
って電源電圧が低下しても、ＲＡＭ４２の記憶内容は破
壊されることなく、確実に記憶されるし、μＰ２４がリ
セット時の書込みデータも確実に記憶される。
動作は時点ＴＩ、Ｔ２及びＴ３の動作と同じである。よ
って電源電圧が低下しても、ＲＡＭ４２の記憶内容は破
壊されることなく、確実に記憶されるし、μＰ２４がリ
セット時の書込みデータも確実に記憶される。
第１図の実施例では、第１及び第２検出手段に９、一定
のＩＣを用いたが、これら検出手段は第３図に７１りず
ように構成してもよい。第２検出手段３２は比較器６０
を有しており、その非反転入力端子（二は抵抗器６２及
び６４により分圧された電源回路１０からの一＋−５Ｖ
電源電圧Ａが加わり、反転入力端Ｐには抵抗器６６及び
定電圧ダイオード６８から得られる第２所定電圧（二対
窓した電圧が加わる。この比較器６０は電源電圧Ａによ
り駆動されるので、その「旨」レベルの振幅は電源電圧
へに比例する。比較器６０の反転出力は端子３８に供給
される。
のＩＣを用いたが、これら検出手段は第３図に７１りず
ように構成してもよい。第２検出手段３２は比較器６０
を有しており、その非反転入力端子（二は抵抗器６２及
び６４により分圧された電源回路１０からの一＋−５Ｖ
電源電圧Ａが加わり、反転入力端Ｐには抵抗器６６及び
定電圧ダイオード６８から得られる第２所定電圧（二対
窓した電圧が加わる。この比較器６０は電源電圧Ａによ
り駆動されるので、その「旨」レベルの振幅は電源電圧
へに比例する。比較器６０の反転出力は端子３８に供給
される。
第１検出手段１２は比較器７０、単安定マルチバイブレ
ータ７２及びアンド・ゲート７４を有する。比較器６０
の非反転出力は抵抗器７６及び７８じより分圧され、比
較器７０の非反転入力端子に供給され、また比較器７０
の反転入力端子は抵抗器８０及び定電圧ダイオード８２
から第１所定′市圧に対応した電圧を受ける。比較器７
０の出力はマルチバイブレータ７２をクロックし、アン
ド・ゲート７４は比較器７０の出力及びマルチバイブレ
ータ７２のＱ出力を受ける。アンド・ゲート７４の出力
は端子２０へ供給される。
ータ７２及びアンド・ゲート７４を有する。比較器６０
の非反転出力は抵抗器７６及び７８じより分圧され、比
較器７０の非反転入力端子に供給され、また比較器７０
の反転入力端子は抵抗器８０及び定電圧ダイオード８２
から第１所定′市圧に対応した電圧を受ける。比較器７
０の出力はマルチバイブレータ７２をクロックし、アン
ド・ゲート７４は比較器７０の出力及びマルチバイブレ
ータ７２のＱ出力を受ける。アンド・ゲート７４の出力
は端子２０へ供給される。
第３図の動作は以下の通りである。電源電圧Ａが５■の
正常状態では、比較器６０の反転出力Ｂは「低」であり
、非反転出力は「高」である。
正常状態では、比較器６０の反転出力Ｂは「低」であり
、非反転出力は「高」である。
このとき、比較器７０の出力は「高」であり、マルチバ
イブレータ７２のＱ出力も「高」であるので、アンド・
ゲート７４の出力Ｃも［高］である。
イブレータ７２のＱ出力も「高」であるので、アンド・
ゲート７４の出力Ｃも［高］である。
電源電圧Ａが低下すると、比較器６０の非反転出力の「
高」レベルも電源電圧へに比例して低下する。よって′
電源電圧Ａが第１所定電圧以下になると比較器７０の出
力はＩ−低」となり、アンド・ゲート７４の出力Ｃも「
低」となる。電源電圧Ａが更に低下し、第２所定電圧以
下になると比較器６０の反転出力Ｂは「高」となるが、
この１−高」レベルは電源電圧Ａに比例する。一方比較
器６０の非反転出力は「低」であり、アンド・ゲート７
４の出力Ｃは「低」のままである。
高」レベルも電源電圧へに比例して低下する。よって′
電源電圧Ａが第１所定電圧以下になると比較器７０の出
力はＩ−低」となり、アンド・ゲート７４の出力Ｃも「
低」となる。電源電圧Ａが更に低下し、第２所定電圧以
下になると比較器６０の反転出力Ｂは「高」となるが、
この１−高」レベルは電源電圧Ａに比例する。一方比較
器６０の非反転出力は「低」であり、アンド・ゲート７
４の出力Ｃは「低」のままである。
電源゛電圧Ａが上昇を開始し、第２所定電圧以」−にな
ると比較器６０の反転出力Ｂは「低」となり、非反転出
力は電源電圧Ａに応じた「高」となる。このとき、比較
器６０の非反転出力の「高」レベルは充分高くないので
、比較器７０はその出力を反転させない。電源電圧Ａが
更に上昇し、第１所定電圧を越えると、比較器７０の出
力は「高」に反転し、単安定マルチバイブレータ７２を
トリガする。よってマルチバイブレータ７２のＱ出力は
時定数で決まる所定期間「低」となり、再び「高」とな
る。また、アンド・ゲート７４の出力Ｃは電源電圧Ａが
第１所定電圧に達した後、研定期間が経過した後「高」
となる。上述した第３図の動作は第２図の波形図（二示
す通りである。
ると比較器６０の反転出力Ｂは「低」となり、非反転出
力は電源電圧Ａに応じた「高」となる。このとき、比較
器６０の非反転出力の「高」レベルは充分高くないので
、比較器７０はその出力を反転させない。電源電圧Ａが
更に上昇し、第１所定電圧を越えると、比較器７０の出
力は「高」に反転し、単安定マルチバイブレータ７２を
トリガする。よってマルチバイブレータ７２のＱ出力は
時定数で決まる所定期間「低」となり、再び「高」とな
る。また、アンド・ゲート７４の出力Ｃは電源電圧Ａが
第１所定電圧に達した後、研定期間が経過した後「高」
となる。上述した第３図の動作は第２図の波形図（二示
す通りである。
本発明の効果
」二連の如く本発明（二よれば、第１検出手段は電源電
圧が第１所定電圧以下（二低下したことを検出して、処
理手段なりセットし、また第２検出手段は電源電圧が第
１所定電圧よりも低い第２所定゛屯圧以下（二低下した
ことを検出して、記憶手段 ゛の駆動電源を電源回路か
らバックアップ用電池に切換えている。よって、電源電
圧が低下する場合は、先ず処理手段がリセットされた後
、記憶手段が電池でバンクアップされるので、処理手段
の誤動作（二より記憶手段の記憶内容が破壊されること
はない。更に、処理手段かりセットされる際の、＋１＝
込み動作によるデータも確実（−記憶手段に記憶される
。また複雑なりセント回路を用いることなく処理手段な
りセットしているので構成が簡単かつ安価である。また
電源電圧が低下して異常状態となっても、処理手段はこ
の異常に共なう特定の仕事をする必要がなく、特別なソ
フトウェアが不要である。更（二本発明の装置の電源回
路を曲用電源用から電池用に変更しても、他の回路やソ
フトウェアを変更する必要がない。
圧が第１所定電圧以下（二低下したことを検出して、処
理手段なりセットし、また第２検出手段は電源電圧が第
１所定電圧よりも低い第２所定゛屯圧以下（二低下した
ことを検出して、記憶手段 ゛の駆動電源を電源回路か
らバックアップ用電池に切換えている。よって、電源電
圧が低下する場合は、先ず処理手段がリセットされた後
、記憶手段が電池でバンクアップされるので、処理手段
の誤動作（二より記憶手段の記憶内容が破壊されること
はない。更に、処理手段かりセットされる際の、＋１＝
込み動作によるデータも確実（−記憶手段に記憶される
。また複雑なりセント回路を用いることなく処理手段な
りセットしているので構成が簡単かつ安価である。また
電源電圧が低下して異常状態となっても、処理手段はこ
の異常に共なう特定の仕事をする必要がなく、特別なソ
フトウェアが不要である。更（二本発明の装置の電源回
路を曲用電源用から電池用に変更しても、他の回路やソ
フトウェアを変更する必要がない。
実施例の変形
なお、上述は本発明の好適な実施例についてのみ説明し
たが、本発明の要旨を逸脱することなく種々の変形が可
能である。例えば、電源回路′ １０は直流電圧を受け
るＤＣ／ＤＣコンバータでもよいし、また第３図におい
て、比較器７０の非反転入力端子は電源電圧を直接又は
分圧したものを受けてもよい。更に実施例で説明した具
体的な゛市川の値は説明のためだけであり、所望の値で
よい。
たが、本発明の要旨を逸脱することなく種々の変形が可
能である。例えば、電源回路′ １０は直流電圧を受け
るＤＣ／ＤＣコンバータでもよいし、また第３図におい
て、比較器７０の非反転入力端子は電源電圧を直接又は
分圧したものを受けてもよい。更に実施例で説明した具
体的な゛市川の値は説明のためだけであり、所望の値で
よい。
第１図は本発明の好適な一実施例のブロック図、第２図
は第１図の動作を説明するための波形図、第３図は本発
明の他の実施例の部分的回路図である。 ｌＯ：電源回路 １２：第１検出手段２４：処理手段
３２：第２検出手段４２：記憶手段 ５０：電
池
は第１図の動作を説明するための波形図、第３図は本発
明の他の実施例の部分的回路図である。 ｌＯ：電源回路 １２：第１検出手段２４：処理手段
３２：第２検出手段４２：記憶手段 ５０：電
池
Claims (1)
- ′電源回路と、処理手段と、記憶手段と、該記憶手段の
バンクアンプ用電池と、上記電源回路からの電圧が第１
所定電圧以下に低下したことを検出し、上記処理手段な
りセットする第１検出手段と、上記電源回路からの電圧
が第２所定電圧以ドに低下したことを検出し、上記記憶
手段の駆動゛上圧電源を上記電源回路から上記電池に切
換える第２検出手段とを具え、上記第１所定電圧は上記
第２所定電圧より高いことを特徴とする電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037880A JPS59163619A (ja) | 1983-03-08 | 1983-03-08 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58037880A JPS59163619A (ja) | 1983-03-08 | 1983-03-08 | 電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59163619A true JPS59163619A (ja) | 1984-09-14 |
Family
ID=12509846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58037880A Pending JPS59163619A (ja) | 1983-03-08 | 1983-03-08 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163619A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5375246A (en) * | 1990-08-30 | 1994-12-20 | Sharp Kabushiki Kaisha | Back-up power supply apparatus for protection of stored data |
| US10485706B2 (en) | 2016-08-29 | 2019-11-26 | 3M Innovative Properties Company | Electronic hearing protector with switchable electrical contacts |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731040B2 (ja) * | 1978-07-31 | 1982-07-02 | ||
| JPS582036B2 (ja) * | 1977-11-01 | 1983-01-13 | 松下電器産業株式会社 | 電動ねじ締め機 |
-
1983
- 1983-03-08 JP JP58037880A patent/JPS59163619A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582036B2 (ja) * | 1977-11-01 | 1983-01-13 | 松下電器産業株式会社 | 電動ねじ締め機 |
| JPS5731040B2 (ja) * | 1978-07-31 | 1982-07-02 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5375246A (en) * | 1990-08-30 | 1994-12-20 | Sharp Kabushiki Kaisha | Back-up power supply apparatus for protection of stored data |
| US10485706B2 (en) | 2016-08-29 | 2019-11-26 | 3M Innovative Properties Company | Electronic hearing protector with switchable electrical contacts |
| US10987251B2 (en) | 2016-08-29 | 2021-04-27 | 3M Innovative Properties Company | Electronic hearing protector with switchable electrical contacts |
| US11337861B2 (en) | 2016-08-29 | 2022-05-24 | 3M Innovative Properties Company | Electronic hearing protector with switchable electrical contacts |
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