JPS5915551B2 - Facsimile signal sampling method - Google Patents

Facsimile signal sampling method

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Publication number
JPS5915551B2
JPS5915551B2 JP2420476A JP2420476A JPS5915551B2 JP S5915551 B2 JPS5915551 B2 JP S5915551B2 JP 2420476 A JP2420476 A JP 2420476A JP 2420476 A JP2420476 A JP 2420476A JP S5915551 B2 JPS5915551 B2 JP S5915551B2
Authority
JP
Japan
Prior art keywords
signal
facsimile signal
sampling
transmission line
clock
Prior art date
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Expired
Application number
JP2420476A
Other languages
Japanese (ja)
Other versions
JPS52107716A (en
Inventor
豊 鈴木
皖曠 結城
透 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
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Publication of JPS52107716A publication Critical patent/JPS52107716A/en
Publication of JPS5915551B2 publication Critical patent/JPS5915551B2/en
Expired legal-status Critical Current

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Description

【発明の詳細な説明】 本発明は、伝送路のクロック周波数と非同期関係にある
サンプリングされたファクシミリ信号のサンプリング方
式に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sampling method for sampled facsimile signals that is asynchronous with the clock frequency of a transmission line.

従来、伝送路のサンプリング周波数と非同期関係にある
信号をサンプリングする場合、このサンプリングによる
歪を少なくする方法としては多点サンプリング方式およ
びデュアルモード方式と呼ばれるサンプリング方式が知
られている。
Conventionally, when sampling a signal that is asynchronous with the sampling frequency of a transmission line, sampling methods called multi-point sampling method and dual mode method are known as methods for reducing distortion caused by this sampling.

しかしながら、この多点サンプリング方式は同期関係に
ある場合の数倍の符号ビット数を必要とし、またデュア
ルモード方式はモード指定のための付加ビットが増加す
るという欠点があつた。本発明は、上記従来例の欠点を
除去するために、ファクシミリ信号の同期信号区間に相
当する期間に設けたスタッフパルスを挿入または除去す
るようにしたもので、ファクシミリ信号の性質を有効に
利用して同期サンプリングを可能としたファクシミリ信
号のサンプリング方式を提供するものである。
However, this multi-point sampling method requires several times the number of code bits as in the case of synchronous relationship, and the dual mode method has the disadvantage that the number of additional bits for mode designation increases. In order to eliminate the drawbacks of the conventional example described above, the present invention inserts or removes stuff pulses provided in a period corresponding to the synchronization signal section of the facsimile signal, and effectively utilizes the characteristics of the facsimile signal. The present invention provides a facsimile signal sampling method that enables synchronous sampling.

以下、図面により実施例を詳細に説明する。第1図は、
本発明のサンプリング方式を説明するための信号変換過
程を示したもので、第1図Aはファクシミリ信号、第1
図B、B’は伝送信号である。ファクシミリ信号は画信
号区間PIXと位相信号区間PHSで構成され、1フレ
ームのパルスの数をN、クロックの精度をEとし、この
信号を伝送路のクロックで同期サンプリングすると、1
フレーム後の時間差はサンプリング間隔を単位として、
N6、=N−E(ビット) だけ生ずる。
Hereinafter, embodiments will be described in detail with reference to the drawings. Figure 1 shows
FIG. 1A shows a signal conversion process for explaining the sampling method of the present invention.
Figures B and B' are transmission signals. A facsimile signal is composed of an image signal section PIX and a phase signal section PHS. Let the number of pulses in one frame be N, and the clock accuracy be E. If this signal is synchronously sampled with the clock of the transmission line, 1
The time difference after the frame is in units of sampling interval,
Only N6, = N-E (bits) is generated.

もし、1N、1≦0.5であるならば、次のフレームも
同様にサンプリングし、また1N、1>0.5であるな
らば、位相信号区間PHSに(N、)個のパルスを挿入
または消去することによつて、次のフレームのスタート
点を0.5ビツト内の幅におさめることができる。この
パルスはPCM通信の多重化同期方式に用いられている
通常のスタツフパルスの考え方に近く、1フレームあた
りの所要数はおよそ{NJ+1と考えて良い。即ち、N
=2000bit.E一10−4とすると、1フレーム
で1ビツトのパルスを増減することによつて同期サンプ
リングが可能となる。第2図は、本発明の一実施例を示
したもので、1はフアクシミリ信号の入力端子、2は持
ち行列を作るフアーストインーフアーストアウト形のシ
フトレジスタ、3はシフトレジスタ、4は出力端子、5
は同期信号検出回路、6は加算、減算を行なうカウンタ
、7はパルスの挿入、インヒビツトを行なうゲート回路
、8は伝送路クロツク入力端子である。
If 1N, 1≦0.5, sample the next frame in the same way, and if 1N, 1>0.5, insert (N,) pulses into the phase signal interval PHS. Alternatively, by erasing, the starting point of the next frame can be kept within 0.5 bits. This pulse is similar in concept to the normal staff pulse used in the multiplex synchronization system of PCM communication, and the number required per frame can be considered to be approximately {NJ+1. That is, N
=2000bit. If E-10-4 is used, synchronous sampling becomes possible by increasing or decreasing the pulse of 1 bit in one frame. FIG. 2 shows an embodiment of the present invention, where 1 is an input terminal for a facsimile signal, 2 is a first-in-first-out shift register that creates a matrix, 3 is a shift register, and 4 is an output terminal. terminal, 5
6 is a synchronous signal detection circuit, 6 is a counter for addition and subtraction, 7 is a gate circuit for inserting and inhibiting pulses, and 8 is a transmission line clock input terminal.

次に、この実施例の動作を説明すると、まず1より入力
された信号は自身のクロツクでシフトレジスタ2に入力
され、ゲート回路7からのクロツクで出力され、入力端
子8からの伝送路クロツクによつてシフトレジスタ3に
入力され、一定遅延の後、出力端子4に出力される。
Next, to explain the operation of this embodiment, first, the signal inputted from 1 is inputted to the shift register 2 using its own clock, outputted using the clock from the gate circuit 7, and sent to the transmission line clock from the input terminal 8. Therefore, it is input to the shift register 3 and output to the output terminal 4 after a certain delay.

また、このシフトレジスタ3の内容から検出回路5によ
つて同期信号が識別されると、カウンタ6の内容だけゲ
ート回路7が駆動され、シフトレジスタ2に供給される
パルスが制御される。カウンタ6は入力端子1からのフ
アクシミリ信号のパルス数と入力端子8からの伝送路ク
ロツクのパルス数の減算を行ない、1フレーム内の両者
の差を記憶する。即ち伝送路のクロツクがN1ビツト少
ない場合にはゲート回路7よりN1ビツトのパルスを送
出し、シフトレジスタ2の内容をN1ビツト減少させる
。また、伝送路のクロックがN2ビツト多い場合には、
ゲート回路7によつてN2ビツトをインヒビツトし、シ
フトレジスタ3にN2ビツトの余分なビツトを入力する
。この動作によつて画信号が誤まらないためには、例え
ば同期信号の後部に{Nε}+1個の”0”と1個の゛
1“で構成するビツト群を設けておけば良い。
Further, when a synchronization signal is identified by the detection circuit 5 from the contents of the shift register 3, the gate circuit 7 is driven by the contents of the counter 6, and the pulses supplied to the shift register 2 are controlled. The counter 6 subtracts the number of pulses of the facsimile signal from the input terminal 1 and the number of pulses of the transmission line clock from the input terminal 8, and stores the difference between the two within one frame. That is, if the clock on the transmission line is N1 bits less, the gate circuit 7 sends out a pulse of N1 bits to decrease the contents of the shift register 2 by N1 bits. Also, if the transmission line clock has N2 bits,
The gate circuit 7 inhibits the N2 bits and inputs the extra N2 bits to the shift register 3. In order to prevent the image signal from being erroneously caused by this operation, a bit group consisting of {Nε}+1 "0" and one "1" may be provided at the rear of the synchronizing signal, for example.

第3図はこの様子を説明するもので、第3図Aは基準と
なるフアクシミリ信号、第3図Bはビツトを挿入した場
合、第3図Cはビツトを消去した場合を表わしている。
なお、伝送路信号をもとのフアクシミリ信号に直すには
、変化したビツト群の最後の1を検出し、次のビツトを
フレームの最初に対応させれば良い。
FIG. 3 illustrates this situation. FIG. 3A shows a reference facsimile signal, FIG. 3B shows a case where a bit is inserted, and FIG. 3C shows a case where a bit is deleted.
In order to restore the transmission line signal to the original facsimile signal, it is sufficient to detect the last 1 of the changed bit group and make the next bit correspond to the beginning of the frame.

また受信側においては、スタツフパルス数を知ることに
よつて伝送路でサンプリングされる前の端末機のクロツ
クパルス数が検知でき、位相制御ループで構成できる位
相平滑回路によつて送信端末側のクロツクを再現し、も
との信号列に戻すことが可能なことは、PCM多重化同
期系に用いられているスタツフ同期方式の技術の例から
も明らかである。以上説明したように、本発明によれば
、同期区間を利用して非同期フアクシミリ信号をスタツ
フ同期することにより、同期サンプリングをすることが
できるので、フアクシミリ信号を再サンプリングする場
合に有効であり、従つて本発明は非常に有用性のあるフ
ァクシミリ信号のサンプリング方式を提供することがで
きる。
In addition, on the receiving side, by knowing the number of stuff pulses, the number of clock pulses of the terminal before being sampled on the transmission path can be detected, and a phase smoothing circuit configured with a phase control loop can be used to control the clock pulses of the transmitting terminal. It is clear from the example of the staff synchronization technique used in the PCM multiplex synchronization system that it is possible to reproduce and restore the original signal sequence. As explained above, according to the present invention, synchronous sampling can be performed by synchronizing the asynchronous facsimile signal using the synchronization period, which is effective when resampling the facsimile signal. Therefore, the present invention can provide a very useful sampling method for facsimile signals.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明方式の信号変換を説明する図であり、
第2図は、本発明の実施例のプロツク図であり、第3図
は、本発明方式の信号変換を説明する図である。 1・・・・・・入力端子、2・・・・・・フアーストイ
ン・7アーストアウト形シフトレジスタ、3・・・・・
・シフトレジスタ、4・・・・・・出力端子、5・・・
・・・同期信号検出回路、6・・・・・・カウンタ、7
・・・・・・ゲート回路、8・・・・−・伝送路クロツ
ク入力端子。
FIG. 1 is a diagram illustrating signal conversion of the method of the present invention,
FIG. 2 is a block diagram of an embodiment of the present invention, and FIG. 3 is a diagram illustrating signal conversion according to the present invention. 1... Input terminal, 2... First-in/7 first-out shift register, 3...
・Shift register, 4... Output terminal, 5...
... Synchronous signal detection circuit, 6 ... Counter, 7
......Gate circuit, 8...--Transmission line clock input terminal.

Claims (1)

【特許請求の範囲】[Claims] 1 伝送路のサンプリングクロック周波数と非同期の関
係にあるファクシミリ端末のクロックによつてサンプリ
ングされたファクシミリ信号を、伝送路において再度サ
ンプリングする方式において、ファクシミリ信号のサン
プリングクロックと伝送路のサンプリングクロックとの
クロック速度の差を検出し、その検出に応じてファクシ
ミリ信号の同期信号区間に相当する期間に設けたスタッ
フパルスを挿入または消去することによつて同期的サン
プリングを行なうことを特徴とするファクシミリ信号の
サンプリング方式。
1. In a method in which a facsimile signal sampled by the clock of a facsimile terminal, which is asynchronous with the sampling clock frequency of the transmission line, is sampled again on the transmission line, the frequency of the sampling clock of the facsimile signal and the sampling clock of the transmission line is Sampling of a facsimile signal, characterized in that synchronous sampling is performed by detecting a speed difference and inserting or erasing a stuff pulse provided in a period corresponding to a synchronization signal section of the facsimile signal according to the detection. method.
JP2420476A 1976-03-08 1976-03-08 Facsimile signal sampling method Expired JPS5915551B2 (en)

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JPS52107716A JPS52107716A (en) 1977-09-09
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