JPS59148955A - タイミング診断装置 - Google Patents
タイミング診断装置Info
- Publication number
- JPS59148955A JPS59148955A JP58021449A JP2144983A JPS59148955A JP S59148955 A JPS59148955 A JP S59148955A JP 58021449 A JP58021449 A JP 58021449A JP 2144983 A JP2144983 A JP 2144983A JP S59148955 A JPS59148955 A JP S59148955A
- Authority
- JP
- Japan
- Prior art keywords
- register
- machine cycle
- value
- processing device
- microinstruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し発明の利用分野」
本発明は処理装置の動作の正常性を検証する手段に係る
。特に処理装置の時間系動作を知定するタイミングの正
常性を検証するのに好適な検出力法に関する。
。特に処理装置の時間系動作を知定するタイミングの正
常性を検証するのに好適な検出力法に関する。
高速な演算を行う通常の処理装置は、その内部にタイミ
ング（あるいはクロック）発生回路を有し、演算、デー
タ転送等の単位処理の基本時間を定めている。このタイ
ミングは一般的に一定周期を持つ同期タイミングであり
、さらにタイミングパルスの位相を異に−３−る同周期
タイミングを何種類が組合わせて処理装置内部の複雑な
データの流れを制御している。処理装置内部の単位処理
の基本時間は上記の一定周期タイミングにより決足し、
このタイミングの周期はマシンサイクルと称される。す
なわち、処理装置内部の基本的なデータ処理はこのマシ
ンサイクルを時間的な基本単位として進められ、通常処
理装置固有のマイクロ命令を実行する時間を１マシンサ
イクルとする場合が多い。
ング（あるいはクロック）発生回路を有し、演算、デー
タ転送等の単位処理の基本時間を定めている。このタイ
ミングは一般的に一定周期を持つ同期タイミングであり
、さらにタイミングパルスの位相を異に−３−る同周期
タイミングを何種類が組合わせて処理装置内部の複雑な
データの流れを制御している。処理装置内部の単位処理
の基本時間は上記の一定周期タイミングにより決足し、
このタイミングの周期はマシンサイクルと称される。す
なわち、処理装置内部の基本的なデータ処理はこのマシ
ンサイクルを時間的な基本単位として進められ、通常処
理装置固有のマイクロ命令を実行する時間を１マシンサ
イクルとする場合が多い。
近年処理装置に適用するノ・−ドウエア技術は著しく進
歩してきた。特に論理回路の高集積技術の進歩により処
理装置の論理回路部のほとんどをＬＳＩにより実現する
ことも可能となってきた。ところが一方では論理回路の
高集積化が進み、処理装置のＬＳＩ化率が高くなる程、
処理装置開発後の論理回路のイー正は実質困難になる。
歩してきた。特に論理回路の高集積技術の進歩により処
理装置の論理回路部のほとんどをＬＳＩにより実現する
ことも可能となってきた。ところが一方では論理回路の
高集積化が進み、処理装置のＬＳＩ化率が高くなる程、
処理装置開発後の論理回路のイー正は実質困難になる。
すなわち、論理回路の極〈一部分の修正でも、これン含
むＬＳＩ全体の再設計が必要となり長期間と厖大な費用
を要するからである。したがって処理装置の開発完了前
に論理動作上の不良を完全に摘出しておかなければなら
ず、一つの処理装置の開発に投入される工数と技術は従
来まり人きくしかも高度になる傾向にある。
むＬＳＩ全体の再設計が必要となり長期間と厖大な費用
を要するからである。したがって処理装置の開発完了前
に論理動作上の不良を完全に摘出しておかなければなら
ず、一つの処理装置の開発に投入される工数と技術は従
来まり人きくしかも高度になる傾向にある。
さらにこのようにして開発した処理装置のコストを下げ
ていくためには、処理装置の論理回路を実現するために
作られたＬＳＩの繰返し使用頻度を上げる考慮も必要で
ある。このことから。
ていくためには、処理装置の論理回路を実現するために
作られたＬＳＩの繰返し使用頻度を上げる考慮も必要で
ある。このことから。
従来では別々に開発・設計されてきた、処理性能を異に
する複数種の処理装置を、基本的には一つの処理装置を
開発し、これに性能あるいは機能上のバリエーションを
与えることによってカバーするＶ引手法が現実的になっ
てきた。一つの処理装置に性能あるいは機能上のバリエ
ーションを与える設計手法としては（１）キャノン−メ
モリの容量を変化できろようにする。（２）先行制御の
深さを調整できろようＫする。（６）％別な機能を付加
できるようにする。（４）ある範囲でマシンサイクルを
変えても動作できるようにする。
する複数種の処理装置を、基本的には一つの処理装置を
開発し、これに性能あるいは機能上のバリエーションを
与えることによってカバーするＶ引手法が現実的になっ
てきた。一つの処理装置に性能あるいは機能上のバリエ
ーションを与える設計手法としては（１）キャノン−メ
モリの容量を変化できろようにする。（２）先行制御の
深さを調整できろようＫする。（６）％別な機能を付加
できるようにする。（４）ある範囲でマシンサイクルを
変えても動作できるようにする。
（５）橡数台の単一処理装置を密結合できる論理構造（
いわゆるマルチプロセッサ）にする等がある。これらの
中で処理装置の使用条件に影畳されず、設計値通りの性
能バリエーションを実現できる方法として比較的容易な
ものは、マシンサイクルを調整する手法（（４） ）で
ある。この手法は、マシンサイクルの周期を決定する発
振器およびその周辺回路部を、交換可能なアセンブリカ
ード等に集約拷載し、処理装置の目的性能に合わせた発
振器を搭載する伺棟類かのカードを種々選択実装するこ
とによって容易に実現で６ ・ きる。ところが、この方法は比較的容易に実現できる一
方、保守作業等で上記カードの選択を間違えれば、目的
としない性能の処理装置を形成してしまうことになる。
いわゆるマルチプロセッサ）にする等がある。これらの
中で処理装置の使用条件に影畳されず、設計値通りの性
能バリエーションを実現できる方法として比較的容易な
ものは、マシンサイクルを調整する手法（（４） ）で
ある。この手法は、マシンサイクルの周期を決定する発
振器およびその周辺回路部を、交換可能なアセンブリカ
ード等に集約拷載し、処理装置の目的性能に合わせた発
振器を搭載する伺棟類かのカードを種々選択実装するこ
とによって容易に実現で６ ・ きる。ところが、この方法は比較的容易に実現できる一
方、保守作業等で上記カードの選択を間違えれば、目的
としない性能の処理装置を形成してしまうことになる。
この場合、処理性能が低下する方向に間違えると処理装
置システムの使用形態によっては所定のデータ処理が実
行できなくなるための重大な混乱を引き起す可能性があ
る。
置システムの使用形態によっては所定のデータ処理が実
行できなくなるための重大な混乱を引き起す可能性があ
る。
処理装置が所定のマシンサイクルで動作しているかどう
かを処理装置自身が自動的に検出し、マシンサイクルが
異常であれば処理装置の始動時に異常であることを表示
する。
かを処理装置自身が自動的に検出し、マシンサイクルが
異常であれば処理装置の始動時に異常であることを表示
する。
本発明の特徴は、
ピ） マシンサイクルの正常性を処理装置自身で診断（
検出・表示）可能にする。
検出・表示）可能にする。
幹） 処理装置には通常マシンサイクルに影替されない
時計機構があり、これを利用すれば処理装置自身で診断
できる。
時計機構があり、これを利用すれば処理装置自身で診断
できる。
・ ４１
ことである。
発明の実施例を第１図、第２図および第６図を用いて説
明する。第１図において１は処理装置のマシンサイクル
とは無関係な時計機構（ＣＬＵＣＫ）であり、処理装置
のパワーオン時に初期設定された後は１マシンサイクル
より大きな一定周期でカウントアツプされる。たとえば
、従来技術にみられるタイム［株］オブーデイ・クロッ
クと同様の時計機構である。時計１の内容はマイクロ命
令の指定によりレジスタ２あるいはレジスタ４にテーク
１ＩＡ１０１を介してセットできる。レジスタＡ、Ｈの
値は演算器６の２つの入力にそれぞれ入力され、演算結
果は出力線１０４を介してレジスタ５にセットされる。
明する。第１図において１は処理装置のマシンサイクル
とは無関係な時計機構（ＣＬＵＣＫ）であり、処理装置
のパワーオン時に初期設定された後は１マシンサイクル
より大きな一定周期でカウントアツプされる。たとえば
、従来技術にみられるタイム［株］オブーデイ・クロッ
クと同様の時計機構である。時計１の内容はマイクロ命
令の指定によりレジスタ２あるいはレジスタ４にテーク
１ＩＡ１０１を介してセットできる。レジスタＡ、Ｈの
値は演算器６の２つの入力にそれぞれ入力され、演算結
果は出力線１０４を介してレジスタ５にセットされる。
制御回路６は比較回路であり入力の１つにはレジスタ５
の内容を転送する線１０５が接続され、他の１つには定
数に１の値が線１０６を介して送られる。
の内容を転送する線１０５が接続され、他の１つには定
数に１の値が線１０６を介して送られる。
比較結果はレジスタ７にセットされる。
第２図は定数へを初期設定した後、マイクロ命令の指定
に従い、その値を−１するカウント回路である。すなわ
ち、セレクタ８が入力線１０８を選択している時はカウ
ンタ９には定数へをセットでき、それ以外はカウンタ９
の値は１減算回路１１を介して−１される。−カカウン
タ９の内容は出力線１１０を介してゼロ検出回路１０に
入力され、ゼロが検出された時のみレジスタ１２の個は
０′となる。
に従い、その値を−１するカウント回路である。すなわ
ち、セレクタ８が入力線１０８を選択している時はカウ
ンタ９には定数へをセットでき、それ以外はカウンタ９
の値は１減算回路１１を介して−１される。−カカウン
タ９の内容は出力線１１０を介してゼロ検出回路１０に
入力され、ゼロが検出された時のみレジスタ１２の個は
０′となる。
第６図は、第１図および第２図で説明したハードウェア
を制御するためのマイクロプログラムであり、各マイク
ロ命令は１マシンサイクル（ｍ）で実行される。第６図
に示すマイクロ命令の入口’ＤＩＡＧ’ は、処理装置
のパワーオン後のイニシャル−マイクロプログラム・ロ
ード（ＩＭＰＬ）ｇよび装置のイニシャライズか終了し
た直後に起動される。マイクロ命令１５はコード５ＥＴ
Ｆ′ により第２図のレジスタ９に定数〜をセットし、
次のマイクロ命令１４は第１図におけるレジスタ２にそ
の時のＣＬ（ＪＣＫの値をセットすることを指令する。
を制御するためのマイクロプログラムであり、各マイク
ロ命令は１マシンサイクル（ｍ）で実行される。第６図
に示すマイクロ命令の入口’ＤＩＡＧ’ は、処理装置
のパワーオン後のイニシャル−マイクロプログラム・ロ
ード（ＩＭＰＬ）ｇよび装置のイニシャライズか終了し
た直後に起動される。マイクロ命令１５はコード５ＥＴ
Ｆ′ により第２図のレジスタ９に定数〜をセットし、
次のマイクロ命令１４は第１図におけるレジスタ２にそ
の時のＣＬ（ＪＣＫの値をセットすることを指令する。
次に実行されるマイ７ ・
クロ命令１５は、そのコード’Ｆ＝Ｆ”−１’により第
２図におけるレジスタ９の内容を１減算回路１１を用い
て−１することを指令する、マイクロ命令１５のテスト
コードＦ＝０′はレジスタ９の内容が０′になったかど
うかをテストするためのものであり、第２図のレジスタ
１２の値が０′のときテスト条件成立となる。すなわち
マイクロ命令１５は、定数〜が初期設定されている上記
レジスタ９の内容が１０′になるまで１マシンサイクル
毎に一１減算を繰り返す。レジスタ９の内容が０′にな
るとマイクロ命令１６が実行される。マイクロ命令１６
はコード′５ＥＴＢ′により第１図におけるレジスタ４
にその時のＣＬＯＣＫの値をセットする。次にマイクロ
命令１７は、コードＣ＝Ｂ−Ａ’によりレジスタ４の値
とレジスタ２の値の差分をレジスタ５にセントする。す
なわち、マイクロ命令１７を実行後レジスタ５には、マ
イクロ命令１５がループした経過時ｆｌＪ１（Ｋ。
２図におけるレジスタ９の内容を１減算回路１１を用い
て−１することを指令する、マイクロ命令１５のテスト
コードＦ＝０′はレジスタ９の内容が０′になったかど
うかをテストするためのものであり、第２図のレジスタ
１２の値が０′のときテスト条件成立となる。すなわち
マイクロ命令１５は、定数〜が初期設定されている上記
レジスタ９の内容が１０′になるまで１マシンサイクル
毎に一１減算を繰り返す。レジスタ９の内容が０′にな
るとマイクロ命令１６が実行される。マイクロ命令１６
はコード′５ＥＴＢ′により第１図におけるレジスタ４
にその時のＣＬＯＣＫの値をセットする。次にマイクロ
命令１７は、コードＣ＝Ｂ−Ａ’によりレジスタ４の値
とレジスタ２の値の差分をレジスタ５にセントする。す
なわち、マイクロ命令１７を実行後レジスタ５には、マ
イクロ命令１５がループした経過時ｆｌＪ１（Ｋ。
ｘｍ）が格納される。マイクロ命令１８は、上記レジス
タ５の内容と、別に与える定数に、の値と・ ８ ・ を第１図における比較回路６を介して比較し結果が一致
ならばレジスタ７に甲をセットしさらにレジスタ７の値
をテストする動作を指定する。したがって定数に、の値
をに、＝〜・ｍと設定しておけば、マイクロ命令１８を
実行後ｍの値が正常であればテスト条件゛Ｄ＝１′が成
立し正常終了する。ｍの値が期待値と違えばＤ＝１′は
成立せずサブルーチン１９Ｖｃ進む。サブルーチン１９
は処理装置に異常があったときに起動されるルーチンで
サービスプロセッサ等と連携して異常内容を解析し、予
め定められた異常コードを指定の場所に格納する。これ
は、例えば従来技術のマシンチェック処理と同様の手法
で実現できるため詳細な説明は要しない。サブルーチン
１９を実行後マイクロ命令２０が実行されコード５ＴＯ
Ｐ’により処理装置は停止する。
タ５の内容と、別に与える定数に、の値と・ ８ ・ を第１図における比較回路６を介して比較し結果が一致
ならばレジスタ７に甲をセットしさらにレジスタ７の値
をテストする動作を指定する。したがって定数に、の値
をに、＝〜・ｍと設定しておけば、マイクロ命令１８を
実行後ｍの値が正常であればテスト条件゛Ｄ＝１′が成
立し正常終了する。ｍの値が期待値と違えばＤ＝１′は
成立せずサブルーチン１９Ｖｃ進む。サブルーチン１９
は処理装置に異常があったときに起動されるルーチンで
サービスプロセッサ等と連携して異常内容を解析し、予
め定められた異常コードを指定の場所に格納する。これ
は、例えば従来技術のマシンチェック処理と同様の手法
で実現できるため詳細な説明は要しない。サブルーチン
１９を実行後マイクロ命令２０が実行されコード５ＴＯ
Ｐ’により処理装置は停止する。
個を異にする何種類かのマシンサイクルで動作可能な処
理装置が所定のマシンサイクルで稼動しているかどうか
を処理装置が自己診断し、所定のマシンサイクルで動作
している時のみ正常に処理を続行できる。このことによ
り、処理装置の保守作業等における部品カード誤挿入な
どによる作業ミスを防止できる。
理装置が所定のマシンサイクルで稼動しているかどうか
を処理装置が自己診断し、所定のマシンサイクルで動作
している時のみ正常に処理を続行できる。このことによ
り、処理装置の保守作業等における部品カード誤挿入な
どによる作業ミスを防止できる。
第１図は時計機構を用いてマシンサイクルの妥当性をチ
ェックするため演算回路を含む制御回路の説明図、第２
図は与えた定数を、マシンサイクル毎に１減算し、その
結果がｌＯ′になったかどうかを検出する制御回路、第
６図は第１図、第２図の制御回路を起動し、マシンサイ
クルの妥当性を自己診断するためのマイクロブロー眩μ
シ グフムである。 ４．５・・・レジスタ ９・・・レジスタ１６・
・・マイクロ命令 １７・・・マイクロ命令１８・・
・マイクロ命令 １９・・・サブルーチン代理人弁
理士 高 槁 明 夫 第 ／ 図 早 ？ 図 第 ３図
ェックするため演算回路を含む制御回路の説明図、第２
図は与えた定数を、マシンサイクル毎に１減算し、その
結果がｌＯ′になったかどうかを検出する制御回路、第
６図は第１図、第２図の制御回路を起動し、マシンサイ
クルの妥当性を自己診断するためのマイクロブロー眩μ
シ グフムである。 ４．５・・・レジスタ ９・・・レジスタ１６・
・・マイクロ命令 １７・・・マイクロ命令１８・・
・マイクロ命令 １９・・・サブルーチン代理人弁
理士 高 槁 明 夫 第 ／ 図 早 ？ 図 第 ３図
Claims (1)
- 【特許請求の範囲】 １、 処理装置内部の単位処理の基本時間であるマシン
サイクルを決定する一定周期のタイミングを発生する回
路と、上記マシンサイクルとは直接関係なく経過時間を
引数する時計機構と。 該時計機構の値をマイクロ命令の指定により演算器の入
力に読み出しこ一７″Ｌを演算する機能と、この演算結
果を予め設定した値と比較しこれをテストする手段とを
具備し、さらにマイクロ命令の指定により値を設定でき
マシンサイクルに関係した値で該設定値を変化できる回
路と、該設定値がある一足値になったかどうかをテスト
できる手段とを具備することにより、所定のマシンサイ
クルで処理装置が動作しているがどうかン処理装置自身
が判定することを特徴とするタイミング診断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021449A JPS59148955A (ja) | 1983-02-14 | 1983-02-14 | タイミング診断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021449A JPS59148955A (ja) | 1983-02-14 | 1983-02-14 | タイミング診断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59148955A true JPS59148955A (ja) | 1984-08-25 |
Family
ID=12055270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58021449A Pending JPS59148955A (ja) | 1983-02-14 | 1983-02-14 | タイミング診断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148955A (ja) |
-
1983
- 1983-02-14 JP JP58021449A patent/JPS59148955A/ja active Pending
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