JPS59133626A - Data transfer control circuit - Google Patents
Data transfer control circuitInfo
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- JPS59133626A JPS59133626A JP695783A JP695783A JPS59133626A JP S59133626 A JPS59133626 A JP S59133626A JP 695783 A JP695783 A JP 695783A JP 695783 A JP695783 A JP 695783A JP S59133626 A JPS59133626 A JP S59133626A
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- storage device
- output
- input
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Abstract
Description
【発明の詳細な説明】
本発明は、入出力装置と本体装ａ間のデータを高速に転
送することができるようにしたデータ転送制御回路に関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a data transfer control circuit that can transfer data between an input/output device and a main unit a at high speed.
ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）
を用いてノ出力装置と本体記憶装置間のデータ転送を行
う場合、その都度入力命令及び出力命令を必要とする。MPU (Micro Processor Unit)
When data is transferred between the output device and the main body storage device using the , an input command and an output command are required each time.
例えばＭＰＵとしてインテル社の５ｏｓｏを用いると、
入力命令は＋１１ＮＩ＋、出力命令は”ＯＵＴ” で
ある。１データごとにこのような入出力命令を用いるの
で、高速のデータ転送を行うことができなかった。For example, if Intel's 5oso is used as the MPU,
The input command is +11NI+, and the output command is "OUT". Since such an input/output instruction is used for each piece of data, high-speed data transfer cannot be performed.
本発明は、このような点に鑑みてなされたものであって
、ＭｐＵを常に読出しモードに設定しておき、ＭｐＵか
も出力されるアドレスデータの代わシに、擬似的なアド
レスデータを出力するカウンタを設け〜咳カウンタ出力
とアドレスデータを選択的に切換えて本体記憶装置にア
クセスできるようにして直接ＭＰＵを介さないでデータ
転送ができるようにして、データ転送の高速化を図った
データ転送制御回路を実現したものである。The present invention has been made in view of these points, and includes a counter that always sets the MpU in read mode and outputs pseudo address data instead of the address data output from the MpU. - A data transfer control circuit that selectively switches the cough counter output and address data to access the main body storage device so that data can be transferred directly without going through the MPU, increasing the speed of data transfer. This has been realized.
以下、図面を参照して本発明の詳細な説明する。Hereinafter, the present invention will be described in detail with reference to the drawings.
第１図は、本発明の一実施例を示す電気的構成図である
。図において、Ｃ１はＭＰＵ、Ｃ２はＭＩ’Ｕからアド
レスデータ及び各種タイミング信号を受けて各種制御信
号を発生する制御回路である。Ｃ３は本体記憶装置、Ｃ
４は制御回路ｃ２からの制御信号を受けて擬似アドレス
データを出力するカウンタ、Ｃ５は入出力装置である。FIG. 1 is an electrical configuration diagram showing an embodiment of the present invention. In the figure, C1 is an MPU, and C2 is a control circuit that receives address data and various timing signals from MI'U and generates various control signals. C3 is the main body storage device, C
4 is a counter that receives a control signal from the control circuit c2 and outputs pseudo address data, and C5 is an input/output device.
記憶装置Ｃ３としては、例えば半導体メモリが用いられ
、入出力装置Ｃ５としてはプリンタやディスク装置等が
用いられる。Ｂ１はアドレスバス、Ｂ２はデータバスで
ある。Ｇ１はアドレスバスと接続された第１のゲート、
Ｇ２はカウンタＣ４の出力ＱＯＵＴと接続された第２の
ゲートである。For example, a semiconductor memory is used as the storage device C3, and a printer, a disk device, or the like is used as the input/output device C5. B1 is an address bus, and B2 is a data bus. G1 is the first gate connected to the address bus;
G2 is a second gate connected to the output QOUT of counter C4.
ゲートＧ１．Ｇ２の出力は共通接続されて記憶装置Ｃ３
のアドレス端子に入力している。これらゲートＧ１゜Ｇ
２には、制御回路Ｃ２かもゲート制御信号Ｇ１ＥＮ、
Ｇ２ＥＮがそれぞれ印加されている。Gate G1. The outputs of G2 are commonly connected to storage device C3.
input to the address terminal. These gates G1゜G
2 includes a control circuit C2 and a gate control signal G1EN,
G2EN is applied to each.
また、記憶装置Ｃ３には制御回路Ｃ２から読出し・書込
み信号等のＣ３ＣＴＬ 、機番選択信号Ｃ３ＥＮ及びデ
ータバスＢが接続されている。カウンタＣには−２４
データバスＢ２が接続され、制御回路Ｃ２からの四−ド
信号ＬＯでデータバス上の内容がその内部に取込まれる
ようになっている。更に、該カウンタには制御回路Ｃ２
からのカウントアツプ信号Ｃ４ＣＵが入力されている。Further, C3CTL such as read/write signals, machine number selection signal C3EN, and data bus B are connected to the storage device C3 from the control circuit C2. A -24 data bus B2 is connected to the counter C, and the contents on the data bus are taken into the counter by a four-way signal LO from the control circuit C2. Furthermore, the counter has a control circuit C2.
A count-up signal C4CU is input from.
入出力装置Ｃ５には、データバスＢ２の他に機番選択信
号０５ＥＮ 、入出力制御信号Ｃ３ＣＴＬが制御回路Ｃ
２から入力されている。このように構成され九回路の動
作を説明すると、以下のとおυである。In addition to the data bus B2, the input/output device C5 has a machine number selection signal 05EN and an input/output control signal C3CTL connected to the control circuit C.
It is input from 2. The operation of the nine circuits constructed in this way is explained as follows.
先ず、入出力装置Ｃ５から記憶装置Ｃ３ヘデータを転送
する場合について説明する。この場合は、ＭＰＵは先ず
読出しモード（Ｒモード）に設定される。そして、アド
レスデータの上位ピットは転送モードを設定するための
スティタスピットとして用いられる。例えば、アドレス
ビットとしてＡＯからＡ１５までの１６ビツトを用いた
とする。最上位ピッ） （ＭＳＢ） Ａ１．は、記憶
装置Ｃ３と入出力装置０５間で直接データ転送を行う状
態を指定するために使用する。例えばＡ１５をｌ１ｌｌ
＋にセットすると記憶装置Ｃ３と入出力装置Ｃ５間で直
接データ転送を行う状態であることを示し ＩＩＱＩ＋
にセットするとＭｌ）Ｕを介しての動作モード状態を示
す。次のＡ１４ビツトは、記憶装ｇＩＣ３と入出力装置
０５間のデータ転送の方向を示すために用いる。例えば
、Ａ１４力（ｎ１＋＋の場合は入出力装置Ｃ５から記憶
装置Ｃ３ヘデータを転送する状態を示し、ＩＩＱＩ＋の
場合は逆に記憶装置Ｃ３から入出力装置Ｃ５ヘデータを
転送する状態を示している。First, a case will be described in which data is transferred from the input/output device C5 to the storage device C3. In this case, the MPU is first set to read mode (R mode). The upper pit of the address data is used as a status pit for setting the transfer mode. For example, assume that 16 bits from AO to A15 are used as address bits. Highest pitch) (MSB) A1. is used to specify the state in which data is directly transferred between the storage device C3 and the input/output device 05. For example, A15 is l1ll
When set to +, it indicates that data is directly transferred between storage device C3 and input/output device C5.IIQI+
When set to , indicates the operating mode status via Ml)U. The next A14 bit is used to indicate the direction of data transfer between the storage device gIC3 and the input/output device 05. For example, A14 (n1++) indicates a state in which data is transferred from the input/output device C5 to the storage device C3, and conversely, in the case of IIQI+, it indicates a state in which data is transferred from the storage device C3 to the input/output device C5.
ＭＰＵから制御回路Ｃ２にアドレス上位ピッ）２５ｆ人
力されると、該制御回路はこのアドレス上位ピットから
転送モード状態を知り、ゲート制御信号０１ＥＮｒ ０
２ＥＮを出力して第１のゲートＧ１を閉じ第２のゲート
Ｇ２を開く。ＭＰＵｒ［、、その後データノくスＢ２上
に記憶装置Ｃ３の先頭開始番地を示すデータな出力し、
このデータは制御回路Ｃ２から出力されるロード信号Ｌ
ＯによってカウンタＣ４の内部に取込まれる。前述した
ように、ゲートＧ２は開いているので取込んだデータは
カウンタＣの出力端子Ｑ。ＵＴからアドレスデータとし
て出力され記憶装置Ｃ３に入力する。これによシ、記憶
装置Ｃ３にはデータが記憶されるべきメモリの番地が用
意される。When the address upper bit (25f) is manually inputted from the MPU to the control circuit C2, the control circuit learns the transfer mode state from this address upper bit and sends the gate control signal 01ENr 0.
2EN is output to close the first gate G1 and open the second gate G2. MPUr[,, then outputs data indicating the first start address of storage device C3 on data node B2,
This data is the load signal L output from the control circuit C2.
It is taken into the counter C4 by O. As mentioned above, since gate G2 is open, the captured data is output terminal Q of counter C. It is output as address data from the UT and input to the storage device C3. Accordingly, a memory address where data is to be stored is prepared in the storage device C3.
一方、このとき入出力装置Ｃ５の機番選択信号Ｃ３ＥＮ
はＩＩＩＩ＋になって当該装置が選ばれている。入出力
制御信号Ｃ３ＣＴＬからスタート信号が入ると該装置に
格納されていたデータがデータノ（スＢ２上に出力され
る。このときＭＰＵはＲモードになっているので、Ｍｐ
Ｕからのデータと衝突することはない。On the other hand, at this time, the machine number selection signal C3EN of the input/output device C5
becomes III+, indicating that the device in question is selected. When a start signal is input from the input/output control signal C3CTL, the data stored in the device is output to the data node B2.At this time, since the MPU is in R mode, the MPU
There will be no collision with data from U.
データバス上にデータが確立されると、制御回路Ｃ２社
記憶装置Ｃ３に書込み指令をＣ３ＣＴＬ信号から与える
。これによシ、第１番目のデータが記憶装置Ｃに格納さ
れる。 ＭＰＵを介しての転送ではないので、極めて
高速にデータ転送を行うことができる。When data is established on the data bus, the control circuit C2 gives a write command to the storage device C3 from the C3CTL signal. As a result, the first data is stored in the storage device C. Since the transfer is not via the MPU, data can be transferred at extremely high speed.
第１番目のデータの格納が終ると、制御回路Ｃ２は力０
ウンタＣにカウントアツプ信号Ｃ４ＣＵを印加する。When the storage of the first data is completed, the control circuit C2 outputs a power of 0.
A count-up signal C4CU is applied to the counter C.
これによって、カウンタＣの内容は１だけ更新され、入
出力装置Ｃ５から２番目のデータが送られてくるのに備
える。制御回路Ｃ２は、入出力装置Ｃ５に次のデータの
転送を指令し、２番目のデータがデータバスＢ２上に出
力される。以上の操作を繰返して、入出力装置Ｃ５から
本体記憶装置Ｃ３へのデータ転送を終了する。As a result, the contents of the counter C are updated by 1 in preparation for the second data to be sent from the input/output device C5. Control circuit C2 instructs input/output device C5 to transfer the next data, and the second data is output onto data bus B2. By repeating the above operations, data transfer from the input/output device C5 to the main body storage device C3 is completed.
次に、記憶装置Ｃ３から入出力装置Ｃ５ヘデータを転送
する場合について説明する。ＭＰＴＪが読出しモード、
Ａ１５ビツトが１９１＋＋であることは、Ｃ５から０３
への転送の場合と同じであるが、Ａ１４ビ、トがＩＩ
Ｑ ｊｌと表って、Ｃ３からＣ５へのデータ転送である
ととを示す。制御回路Ｃ２は、ＭｐＵからのアドレス上
位ビットを受けてＣ３からＣ５への直接転送モードであ
ることを知ると、ゲート制御信号ＧｉＥＮ、 Ｇ２ＥＮ
を出力して第１のゲー）Ｇ□を閉じ第２のゲートＧ２を
開く。ＭＰＵは、その後データバスＢ２上に記憶装置Ｃ
３の先頭開始番地を示すデータを出力し、このデータは
制御回路Ｃ２から出力されるロード信号Ｗによってカウ
ンタＣ４の内部に取込まれる。取込んだデータは、記憶
装置Ｃ３のアドレスデータとしてそのアドレス端子に入
力される。これによシ、記憶装置Ｃ３には読出されるよ
きデータが格納されている番地がセットされる。Next, a case will be described in which data is transferred from the storage device C3 to the input/output device C5. MPTJ is in read mode,
A15 bit is 191++, which means C5 to 03
Same as for transfer to A14 bit, g is II
Q jl indicates data transfer from C3 to C5. When control circuit C2 receives the upper bits of the address from MpU and learns that it is in direct transfer mode from C3 to C5, it sends gate control signals GiEN and G2EN.
is output, the first gate) G□ is closed, and the second gate G2 is opened. The MPU then connects the storage device C onto the data bus B2.
3, and this data is taken into the counter C4 by the load signal W output from the control circuit C2. The captured data is input to the address terminal of the storage device C3 as address data. As a result, the address where the good data to be read is stored is set in the storage device C3.
アドレスデータがセットされると、データバスＢ２上に
は当該番地に格納されていたデータが出力される。しか
る後、制御回路Ｃ２は入出力制御信号Ｃ３ＣＴＬを介し
て入出力装置Ｃ５に書込み信号を発生する。これによシ
、入出力装置Ｃ５内には第１番目のデータが格納される
。次に、制御回路ｃ２はカウントアツプ信号ＣＣＵをカ
ウンタＣに送って該カラ４
ンタの内容を１だけ更新する。アドレスデータは１だけ
増加し、データバスＢ２上には次のデータが出力され、
該データは入出力装置Ｃ５に格納される。When the address data is set, the data stored at the address is output onto the data bus B2. Thereafter, the control circuit C2 generates a write signal to the input/output device C5 via the input/output control signal C3CTL. As a result, the first data is stored in the input/output device C5. Next, the control circuit c2 sends a count-up signal CCU to the counter C to update the contents of the color counter by one. The address data is incremented by 1, and the next data is output on data bus B2.
The data is stored in input/output device C5.
記憶装置Ｃ３から内蔵のデータがデータバス上に出力さ
れても、ＭｐＵがＲモードであるのでバス上で両者のデ
ータの衝突が起こることはない。このことは、前述した
Ｃ５からＣ３への転送の場合と同じである。Ｃ３から０
５へのデータ転送もＭｐＵの出力命令を介さないで行わ
れるので、高速のデータ転送が可能となる。上述の操作
を繰返して本体記憶装置Ｃ３から入出力装置Ｃ５へのデ
ータ転送が終了する。Even if the built-in data is output from the storage device C3 onto the data bus, since the MpU is in R mode, there will be no collision between the two data on the bus. This is the same as the case of transfer from C5 to C3 described above. C3 to 0
Since data transfer to MpU 5 is also performed without going through the output command of MpU, high-speed data transfer is possible. By repeating the above operations, the data transfer from the main body storage device C3 to the input/output device C5 is completed.
上述の説明では、入出力装置Ｃ５が記憶装置である場合
を例にとって説明したが、ＣＲＴ等の表示装置或いはプ
リンタ等の記録装置であっ゛てもよい。この場合は、デ
ータバス上にデータが確立されると、Ｃ３ＣＴＬから書
込み信号の代わシにこれに準じた信号が出力されること
に表る。In the above description, the input/output device C5 is a storage device, but it may be a display device such as a CRT, or a recording device such as a printer. In this case, when data is established on the data bus, a signal corresponding to the write signal is output from the C3CTL instead of the write signal.
以上、ＭｐＵを直接介さないで本体記憶装置と入出力装
置間のデータ転送を高速に行う場合を例にとって説明し
たが、ＭＰＵを介してデータの授受を行うことは勿論可
能である。第２図の（Ｉ）は、ＭｐＵを介してのデータ
の転送を行う場合の各部のスティタス状態を示す表であ
る。（Ｉｔ）は前述したＭＰＵを直接介さ々いて本体記
憶装置と入出力装置間のデータ転送を行う場合の各部の
スティタス状態を示す表である。表の（１）において入
出力装置Ｃ５からＭＰＵへデータを転送する場合を例に
とって説明する。このとき、転送モード設定用のステイ
テスビットはＡ１５ｍ”０” ｒ Ａ１４””’Ｏ”
である。制御回路Ｃ２は、Ａ１５ビ、トを受けて通常
のデータ転送モードであることを知υ、書込み読出しモ
ードＲ／Ｗのｌｌ１Ｉ＋を受けて読出しモードであるこ
とを知ると、ゲート制御信号Ｇ１ＥＮ、 Ｇ２ＥＮを出
力して第１のゲートＧ１を開き第２のゲートＧ２を閉じ
ると共に、Ｃ３ＥＮ信号を＋ＩＱＩ＋にして記憶装置Ｃ
を選択しないようにする。The above description has been given of an example in which data is transferred at high speed between the main body storage device and the input/output device without directly going through the MPU, but it is of course possible to send and receive data through the MPU. (I) in FIG. 2 is a table showing the status of each part when data is transferred via the MpU. (It) is a table showing the status of each part when data is transferred between the main body storage device and the input/output device directly through the aforementioned MPU. An example will be explained in which data is transferred from the input/output device C5 to the MPU in (1) of the table. At this time, the status bit for setting the transfer mode is A15m"0" r A14""'O"
It is. The control circuit C2 receives the A15 bit and knows that it is in the normal data transfer mode, and receives the write/read mode R/W and knows that it is in the read mode, and then sends the gate control signals G1EN and G2EN. is output, the first gate G1 is opened and the second gate G2 is closed, and the C3EN signal is set to +IQI+ and the storage device C
do not select.
そして０５ＥＮ信号を１Ｉｌｌ＋にする。更にカウンタ
Ｃ４はディスエイプル状態にすべく、カウント信号ＣＣ
Ｕは常に出力されなくなる。この状態で、入出力装置Ｃ
５からＭＰＵへのデータ転送が行われることになる。Then, the 05EN signal is set to 1Ill+. Further, the counter C4 receives the count signal CC in order to disable the counter C4.
U will no longer be output. In this state, input/output device C
5 to the MPU.
本発明では、カウンタＣにカウントアツプ信号Ｃ４ＣＵ
を与える場合について説明したが、カウンタ出力を自動
的゛に１ずつデクレメントすることも可能である。この
場合は、先ず該カウンタの内容を所定の値にプリセ、ト
シ、ダウンパルスを与えてカウンタ出力を漸次減少させ
るようにすればよい。In the present invention, the counter C receives a count-up signal C4CU.
Although the case where the counter output is given has been described, it is also possible to automatically decrement the counter output by one. In this case, first, the content of the counter may be set to a predetermined value by applying pulses, pulses, and down pulses to gradually decrease the counter output.
また、転送モード設定用のビットとしては、必ずしも上
位ビットに限る必要がないこと紘いうまでもない。Further, it goes without saying that the transfer mode setting bits are not necessarily limited to the upper bits.
以上、詳細に説明したように、本発明によればｈｓｐＵ
を常に読出しモードに設定しておき、ＭｐＵかも出力さ
れるアドレスデータの代わシに擬似的表アドレスデータ
を出力するカウンタを設け、該カウンタ出力とアドレス
データを選択的に切換えて本体記憶装置に直接アクセス
できるようにして直接ＭＩ’Ｕのアキュムレータを介さ
ないでデータ転送を行うことができ、データ転送の高速
化を図ることができる。As explained in detail above, according to the present invention, hspU
is always set to read mode, a counter is provided that outputs pseudo table address data in place of the address data output from the MpU, and the counter output and address data are selectively switched to directly access the main body storage device. This allows data transfer to be performed directly without going through the MI'U accumulator, thereby increasing the speed of data transfer.
第１図は本発明の一実施例を示す電気的構成図、第２図
は、各部のスティタス状態を示す表である。
Ｃ□・・・ＭＰＵ、Ｃ２・・・制御回路、Ｃ３・・・記
憶装置、Ｃ４・・・カウンタ、Ｃ５・・・入出力装置、
Ｂ１・・・アドレスノ（ス、Ｂ２・・・データバス、Ｇ
１．Ｇ２・・・ゲート。
手続補正書（方式）
特許庁長官殿
１、事件の表示 特ｖｒ４昭５８−６９５７月２
、発明の名称 データ転送制御回路３、補正する
者
事イ！１との関係 出願人
住 所 東京都武蔵野市中町２丁目９番３２丹
名 称 （６７０） 株式会社 横河電機製
作所４、代理人
＆ 補正の対象
明細書の「発明の詳細な説明」の欄、「図面の簡単な説
明」の欄及び図面
ｌ 補正の内容
（１） ＦＪＡ細書第２ページ第１５行目の「第１図
は」を「図は」と補正する。
（２） 明細書第８ページ第１９行目の「第２図の（
１）は」を「表の（０は」と補正する。
（３） 明細書第９ページ第４行目の「表である。」
と「表の（１）において」の間に以下に示す表を挿入す
る。
表
（４） 明細書第１０ページ第１８行目「第１図は」
から第１９行目の「を示す表である。」までを以下のよ
うに補正する。
「図は本発明の一実施例を示す電気的構成図である。」
（５） 図面の第２図は削除し、第１図を別紙のよう
に補正する。FIG. 1 is an electrical configuration diagram showing one embodiment of the present invention, and FIG. 2 is a table showing the status of each part. C□...MPU, C2...control circuit, C3...storage device, C4...counter, C5...input/output device,
B1...address bus, B2...data bus, G
1. G2...Gate. Procedural amendment (method) Mr. Commissioner of the Japan Patent Office 1, Indication of the case Special vr4 1982-6957 July 2
, Title of the invention Data transfer control circuit 3, person to correct! Relationship with 1 Applicant address: 2-9-32 Nakamachi, Musashino-shi, Tokyo Name (670) Yokogawa Electric Corporation 4, Agent & “Detailed description of the invention” column of the specification subject to amendment , "Brief explanation of drawings" column and drawing l Contents of amendment (1) "Fig. 1" in the 15th line of page 2 of the FJA specification is amended to "Fig. wa". (2) “( of Figure 2)” on page 8, line 19 of the specification
1) Correct "(0 is a table)" to "(0 is a table)." (3) "It is a table" in the fourth line of page 9 of the specification.
Insert the table shown below between and "in (1) of the table". Table (4) Page 10 of the specification, line 18, “Figure 1 is”
to the 19th line "This is a table showing." are corrected as follows. "The figure is an electrical configuration diagram showing one embodiment of the present invention." (5) Figure 2 of the drawings will be deleted and Figure 1 will be amended as shown in the attached sheet.
Claims (1)
において、ＭＰＵを常に読出しモードに設定し、アドレ
スバスの特定ピットを入出力装置と記憶装置間の転送モ
ード設定用のスティタスピットとして用い、データ１個
を転送するたびごとに１個のパルスを受けるカウンタを
設け、該カウンタの出力とアドレスバスの出力を選択的
に切換えて本体記憶装置のアドレスとして用いるように
したことを特徴とするデータ転送制御回路。When transferring data between the input/output device and the main storage device, the MPU is always set to read mode, and a specific pit of the address bus is used as a status pit for setting the transfer mode between the input/output device and the storage device. Data characterized in that a counter is provided that receives one pulse each time one piece of data is transferred, and the output of the counter and the output of an address bus are selectively switched to be used as an address of the main body storage device. Transfer control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP695783A JPS59133626A (en) | 1983-01-19 | 1983-01-19 | Data transfer control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP695783A JPS59133626A (en) | 1983-01-19 | 1983-01-19 | Data transfer control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59133626A true JPS59133626A (en) | 1984-08-01 |
Family
ID=11652699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP695783A Pending JPS59133626A (en) | 1983-01-19 | 1983-01-19 | Data transfer control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59133626A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5787240A (en) * | 1994-05-20 | 1998-07-28 | Fujitsu Ltd. | Printer control apparatus converting video data from an external host to video data for a printer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128649A (en) * | 1973-04-09 | 1974-12-10 | ||
| JPS56153363A (en) * | 1980-04-30 | 1981-11-27 | Fujitsu Ltd | Crt display control system |
-
1983
- 1983-01-19 JP JP695783A patent/JPS59133626A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128649A (en) * | 1973-04-09 | 1974-12-10 | ||
| JPS56153363A (en) * | 1980-04-30 | 1981-11-27 | Fujitsu Ltd | Crt display control system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5787240A (en) * | 1994-05-20 | 1998-07-28 | Fujitsu Ltd. | Printer control apparatus converting video data from an external host to video data for a printer |
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