JPS59127426A - 位相同期ル−プ回路 - Google Patents
位相同期ル−プ回路Info
- Publication number
- JPS59127426A JPS59127426A JP58003093A JP309383A JPS59127426A JP S59127426 A JPS59127426 A JP S59127426A JP 58003093 A JP58003093 A JP 58003093A JP 309383 A JP309383 A JP 309383A JP S59127426 A JPS59127426 A JP S59127426A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- filter
- switched capacitor
- phase
- phase comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 238000007781 pre-processing Methods 0.000 claims abstract description 3
- 238000001514 detection method Methods 0.000 abstract description 2
- 238000004806 packaging method and process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は位相同期ループの構成に関し、特にループ・フ
ィルタに関する。
ィルタに関する。
（２）従来技術の説明
近年、無線装置の小形、廉価および調整の簡易化、生産
性向上、高信頼性化に伴い、無線部の集積回路化が進め
られている。さらに低消費電力高密度実装の面から相補
形ＭＯ８−ＦＥＴ （以下Ｃ−ＭＯＢと略す）の集積回
路が広く用いられてきている。
性向上、高信頼性化に伴い、無線部の集積回路化が進め
られている。さらに低消費電力高密度実装の面から相補
形ＭＯ８−ＦＥＴ （以下Ｃ−ＭＯＢと略す）の集積回
路が広く用いられてきている。
位相同期ループ（以下ＰＬＬと略す）回路においても、
周波数の低い領域ではＣ−ＭＯＳを用いた集積回路で信
号処理し、省消費電力化、高密度実装化がはかられてき
ている。ＰＬＬの基本回路構成は第１図にように、位相
比較器１、ループフィルタ２、電圧制御発振器３、よシ
構成され、位相比較器ｌで検出された位相誤差信号ＳＤ
はループフィルタを通じて周波数・位相を制御する電圧
制御発振器３にフィードバックされる。ここでループフ
ィルタは応答特性を決定したシ、年債な雑音を除去する
機能をもっている。
周波数の低い領域ではＣ−ＭＯＳを用いた集積回路で信
号処理し、省消費電力化、高密度実装化がはかられてき
ている。ＰＬＬの基本回路構成は第１図にように、位相
比較器１、ループフィルタ２、電圧制御発振器３、よシ
構成され、位相比較器ｌで検出された位相誤差信号ＳＤ
はループフィルタを通じて周波数・位相を制御する電圧
制御発振器３にフィードバックされる。ここでループフ
ィルタは応答特性を決定したシ、年債な雑音を除去する
機能をもっている。
従来、この種のループフィルタは、周波数の引き込み範
囲の拡大や速い応答速度の獲得等の面からＰＬＬのルー
プ・ゲインを大きくシ、かつ雑音帯域を小さくするとい
う条件から２次ループのフィルタを用いている。上記の
条件を満足する代表的なループフィルタを第２図、第３
図に示す。第２図は抵抗Ｒ１，Ｒ２，容量Ｃ１によ多構
成されるラグリード形不完全積分２次ループフィルタで
ある。
囲の拡大や速い応答速度の獲得等の面からＰＬＬのルー
プ・ゲインを大きくシ、かつ雑音帯域を小さくするとい
う条件から２次ループのフィルタを用いている。上記の
条件を満足する代表的なループフィルタを第２図、第３
図に示す。第２図は抵抗Ｒ１，Ｒ２，容量Ｃ１によ多構
成されるラグリード形不完全積分２次ループフィルタで
ある。
第３図は抵抗Ｒ１，Ｒ２，容量Ｃ０および利得−Ｇをも
つアンプＡ１よ多構成される完全積分２次アクティブル
ープフィルタである。ＰＬＬ回路で電圧制御発振器３の
可変周波数範囲を広くとろうとした場合にはループフィ
ルタの低域ゲインを大きくし、雑音の面から高域で減衰
させる必要がある。したがってラグリード形不完全積分
２次ループフィルタの場合には、容量Ｃ１の容量値や、
抵抗Ｒ１，Ｒ２のの抵抗値が大きな値となってしまう。
つアンプＡ１よ多構成される完全積分２次アクティブル
ープフィルタである。ＰＬＬ回路で電圧制御発振器３の
可変周波数範囲を広くとろうとした場合にはループフィ
ルタの低域ゲインを大きくし、雑音の面から高域で減衰
させる必要がある。したがってラグリード形不完全積分
２次ループフィルタの場合には、容量Ｃ１の容量値や、
抵抗Ｒ１，Ｒ２のの抵抗値が大きな値となってしまう。
完全積分２次アクティブ・ループフィルタの場合も同様
にＲ３゜Ｒ４およびＣ２の値が大きい値となる。−例と
してラグリード形不完全積分２次ループフィルタを用い
た場合には第４図のような特性となる。ｆｌは直流利得
を大きくするために２００Ｈｚ程度とし、Ｒ２を５０に
Ωとすれば、 ＣＩ＝ ２ 、 ／ｌＲｚ ＝ ０．０１６ｔｔＦとな
り、このフィルタを集積化するには適さず、個別部品で
実装しなくてはならない。したがって部品数が増え実装
面積が増大し、装置の小形化。
にＲ３゜Ｒ４およびＣ２の値が大きい値となる。−例と
してラグリード形不完全積分２次ループフィルタを用い
た場合には第４図のような特性となる。ｆｌは直流利得
を大きくするために２００Ｈｚ程度とし、Ｒ２を５０に
Ωとすれば、 ＣＩ＝ ２ 、 ／ｌＲｚ ＝ ０．０１６ｔｔＦとな
り、このフィルタを集積化するには適さず、個別部品で
実装しなくてはならない。したがって部品数が増え実装
面積が増大し、装置の小形化。
高密度実装のさまたげとなっている。さらに部品数が多
いということで調整の簡易化、生産性向上において能率
向上がはがりにくいという欠点があった。
いということで調整の簡易化、生産性向上において能率
向上がはがりにくいという欠点があった。
（３）発明の目的
本発明の目的はループフィルタを集積化やすい構成とし
上記欠点を解決し、ＰＬＬ回路の小形化。
上記欠点を解決し、ＰＬＬ回路の小形化。
高密度化、調整の簡易化、生産性向上に適した装置を提
供することにある。
供することにある。
（４）発明の構成
本発明によれば、位相比較器と、スイッチトキャパシタ
フィルタと、スイッテトキャパシタフィルタ用クロック
除去フィルタとを有し、前記位相比較器の出力を前記ス
イッチトキャパシタフィルタに入力し、前記スイッチト
キャパシタフィルタの出力は前記スイッチトキャバシタ
フイルタ用クロック除去フィルタを介して出方され、ス
イッチトキャパシタで用いるクロックは前記位相比較器
の基準入力信号を用いるがあるいは前記位相比較器の基
準入力信号を前処理して得られる信号により供給するこ
とを特徴とした位相同期ループ回路が得られる。
フィルタと、スイッテトキャパシタフィルタ用クロック
除去フィルタとを有し、前記位相比較器の出力を前記ス
イッチトキャパシタフィルタに入力し、前記スイッチト
キャパシタフィルタの出力は前記スイッチトキャバシタ
フイルタ用クロック除去フィルタを介して出方され、ス
イッチトキャパシタで用いるクロックは前記位相比較器
の基準入力信号を用いるがあるいは前記位相比較器の基
準入力信号を前処理して得られる信号により供給するこ
とを特徴とした位相同期ループ回路が得られる。
（５）実施例
以下に本発明の実施例について図面を参照して説明する
。本発明の第一の実施例を第５図に示す。
。本発明の第一の実施例を第５図に示す。
第１図と同一構成要素は同じ番号で示しである同図にお
いて、位相比較器１は、電圧制御発振器で発生された出
力が端子１２より入力され、この信号と基準信号入力端
子１１から入力された信号との位相差を検出する。検出
信号は、ＳＣＦ’２２と低域通過アクティブフィルタ２
３とを縦続してなるループフィルタ２を経て電圧制御発
振器の電圧制御信号として端子２１より出力される。本
実施例ではＳＣ’Ｆで用いるクロックとして基準信号入
力端子１１より入力される信号を用いる。ここで、５Ｃ
Ｆ２２に、低域通過アクティブフィルタ２３を縦続する
理由は、５ＣＦ２２のクロックリークを除去することに
ある。上記ループフィルタ２において、カットオフ周波
数２００Ｈｚを得るには、容量比２５０クロック周波数
５０ｋＨｚＯ８ＣＦが必要である。このためには単位容
量を０．５９Ｆとすれは、総容量は、１２５．５ｐＦと
なり、集積化可能である。
いて、位相比較器１は、電圧制御発振器で発生された出
力が端子１２より入力され、この信号と基準信号入力端
子１１から入力された信号との位相差を検出する。検出
信号は、ＳＣＦ’２２と低域通過アクティブフィルタ２
３とを縦続してなるループフィルタ２を経て電圧制御発
振器の電圧制御信号として端子２１より出力される。本
実施例ではＳＣ’Ｆで用いるクロックとして基準信号入
力端子１１より入力される信号を用いる。ここで、５Ｃ
Ｆ２２に、低域通過アクティブフィルタ２３を縦続する
理由は、５ＣＦ２２のクロックリークを除去することに
ある。上記ループフィルタ２において、カットオフ周波
数２００Ｈｚを得るには、容量比２５０クロック周波数
５０ｋＨｚＯ８ＣＦが必要である。このためには単位容
量を０．５９Ｆとすれは、総容量は、１２５．５ｐＦと
なり、集積化可能である。
ところで、ＳＣＦの特性はＳＣＦを構成する容量のの比
とクロックの周波数で決定されるが、同一基板上でつく
られる容量の比はきわめて精度よく実現され、ＳＣＦの
クロックは、位相比較器の基準入力信号と共用している
ため安定な周波数が得られるためＳＣＦの特性はきわめ
て精度よく安定なものが実現でき装置の無調整化、高信
頼性を実現できる。
とクロックの周波数で決定されるが、同一基板上でつく
られる容量の比はきわめて精度よく実現され、ＳＣＦの
クロックは、位相比較器の基準入力信号と共用している
ため安定な周波数が得られるためＳＣＦの特性はきわめ
て精度よく安定なものが実現でき装置の無調整化、高信
頼性を実現できる。
一方、クロックリークをたとえば５０ｄＢ程度以下にす
るためには、低域通過アクティブフィルタ２３で用いる
抵抗値は数十にΩ、容量値は数十〜数百ｐＦでありこれ
も集積化可能である。以上のことよりＰＬＬ回路を構成
する上でループフィルタが集積化でき装置の小形化をは
かることができる。さらに消費電力の面からＣ−ＭＯ８
技術を用いた位相比較器を使用する場合には、上記ルー
プフィルタと共にＰＬＬ系を一体化でき、装置の小型化
に効果的である。
るためには、低域通過アクティブフィルタ２３で用いる
抵抗値は数十にΩ、容量値は数十〜数百ｐＦでありこれ
も集積化可能である。以上のことよりＰＬＬ回路を構成
する上でループフィルタが集積化でき装置の小形化をは
かることができる。さらに消費電力の面からＣ−ＭＯ８
技術を用いた位相比較器を使用する場合には、上記ルー
プフィルタと共にＰＬＬ系を一体化でき、装置の小型化
に効果的である。
次に第２の実施例を第６図に示す。位相比較器１の基準
信号入力端子１１より入力された信号と端子１２より入
力される電圧制御発振器出力の位相を比較し５ＣＦ２２
と８ＣＦで用いるクロックのリークを除去するアクティ
ブフィルタ２３を介して出力端子２１より制御用出電圧
が出力される。
信号入力端子１１より入力された信号と端子１２より入
力される電圧制御発振器出力の位相を比較し５ＣＦ２２
と８ＣＦで用いるクロックのリークを除去するアクティ
ブフィルタ２３を介して出力端子２１より制御用出電圧
が出力される。
位相比較器１への位相比較基準入力は端子１１より入力
された信号を分周器２１でＮ分周してつくられる。また
８０Ｆで用いられるクロックは基準信号入力端子１１よ
り入力された信号を用いる。
された信号を分周器２１でＮ分周してつくられる。また
８０Ｆで用いられるクロックは基準信号入力端子１１よ
り入力された信号を用いる。
８ＣＦで用いるクロックの周波数を端子１１′で入力さ
れる位相比較基準入力周波数よりも病くすることで位相
比較器１の雑材を除去でき、さらにアクティブフィルタ
２３で用いる容量、抵抗の値を図５の場合に比べてさら
に小さくすることができる。Ｎ分周器は集積化しやすい
回路であり、位相比較器、ＳＣＦ、アクティブフィルタ
と伴に一体化でき同一基板上に作製できうる。
れる位相比較基準入力周波数よりも病くすることで位相
比較器１の雑材を除去でき、さらにアクティブフィルタ
２３で用いる容量、抵抗の値を図５の場合に比べてさら
に小さくすることができる。Ｎ分周器は集積化しやすい
回路であり、位相比較器、ＳＣＦ、アクティブフィルタ
と伴に一体化でき同一基板上に作製できうる。
以上、本発明によるとループフィルタを集積化しやすい
構成とし、装置の小形化、無調整化、高信頼性化に効果
的である。きらに周波数シンセサイザ方式では、周波数
指定回路１周波数分周回路と本発明を用いることにより
高周波数部分をのぞく信号処理部を同一基板上に作製で
き小形化にはいっそう有効なものである。
構成とし、装置の小形化、無調整化、高信頼性化に効果
的である。きらに周波数シンセサイザ方式では、周波数
指定回路１周波数分周回路と本発明を用いることにより
高周波数部分をのぞく信号処理部を同一基板上に作製で
き小形化にはいっそう有効なものである。
第１図は従来より用いられているＰＬＬ回路の基本回路
構成、第２図はループフィルタとして広く用いられてい
るジグリード形不完全積分２次ループフィルタ、第３図
はループフィルタとして用いられている完全積分２次ア
クティブ・ループフィルタ、第４図はラグフード形不児
全積分２次ループフィルタ（第２図）の代表的な特性、
第５図。 第６図は各々本発明の第１および第２の実施例を示すブ
ロック図、である。 なお図において、１・・・・・・位相比較器、１１・・
・・・・基準信号入力端子、１２・・用発振器出カの入
力端子、２・・・・・・ループフィルタ、２１・・・・
・・制御用電圧出力端子、２２・・・・・・スイッチト
キャパシタフィルタ（ＳＣＦハ ２３−・−−−−８Ｃ
Ｆ用クロツクリーク除去用フイルタ、３・・・・・・電
圧制御発振器、１１′・・・・・・位相比較器用基準信
号入力端子、１３川・・ｌハ分周器、ＳＤ・・・・・・
位相誤差悟号、Ａ Ｉ・・・・・・アンプ、である。 １３ ８ 肩／図 Ａ 第２図 第３図 第４図 １ど 第Ｓ蘭 ／２ 第６図
構成、第２図はループフィルタとして広く用いられてい
るジグリード形不完全積分２次ループフィルタ、第３図
はループフィルタとして用いられている完全積分２次ア
クティブ・ループフィルタ、第４図はラグフード形不児
全積分２次ループフィルタ（第２図）の代表的な特性、
第５図。 第６図は各々本発明の第１および第２の実施例を示すブ
ロック図、である。 なお図において、１・・・・・・位相比較器、１１・・
・・・・基準信号入力端子、１２・・用発振器出カの入
力端子、２・・・・・・ループフィルタ、２１・・・・
・・制御用電圧出力端子、２２・・・・・・スイッチト
キャパシタフィルタ（ＳＣＦハ ２３−・−−−−８Ｃ
Ｆ用クロツクリーク除去用フイルタ、３・・・・・・電
圧制御発振器、１１′・・・・・・位相比較器用基準信
号入力端子、１３川・・ｌハ分周器、ＳＤ・・・・・・
位相誤差悟号、Ａ Ｉ・・・・・・アンプ、である。 １３ ８ 肩／図 Ａ 第２図 第３図 第４図 １ど 第Ｓ蘭 ／２ 第６図
Claims (1)
- 位相比較器と、スイッチトキャパシタフィルタと、スイ
ッチトキャパシタフィルタ用クロック除去フィルタとを
有し、前記位相比較器の出力を前記スイッチトキャパシ
タフゴルタに入力し、前記スイッチトキャパシタフィル
タの出力は前記スイッチトキャパシタフィルタ用クロッ
ク除去フィルタを介して出力され、スイッチトキャパシ
タで用い・るクロックは前記位相比較器の基準入力信号
を用いるかあるいは、前記位相比較器の基準入力信号を
前処理して得られる信号により供給することを％徴とす
る位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003093A JPS59127426A (ja) | 1983-01-12 | 1983-01-12 | 位相同期ル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003093A JPS59127426A (ja) | 1983-01-12 | 1983-01-12 | 位相同期ル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127426A true JPS59127426A (ja) | 1984-07-23 |
Family
ID=11547723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58003093A Pending JPS59127426A (ja) | 1983-01-12 | 1983-01-12 | 位相同期ル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127426A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003517755A (ja) * | 1999-10-01 | 2003-05-27 | エリクソン インコーポレイテッド | スイッチトキャパシタ抵抗器を用いたｐｌｌループ・フィルタ |
-
1983
- 1983-01-12 JP JP58003093A patent/JPS59127426A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003517755A (ja) * | 1999-10-01 | 2003-05-27 | エリクソン インコーポレイテッド | スイッチトキャパシタ抵抗器を用いたｐｌｌループ・フィルタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5008635A (en) | Phase-lock-loop lock indicator circuit | |
| US6549599B2 (en) | Stable phase locked loop having separated pole | |
| US6806781B2 (en) | Tuning circuit having electronically trimmed VCO | |
| US8791736B2 (en) | Adjustable pole and zero location for a second order low pass filter used in a phase lock loop circuit | |
| US3993958A (en) | Fast acquisition circuit for a phase locked loop | |
| CN107306125A (zh) | 信号生成电路以及信号生成方法 | |
| CN106209087A (zh) | 锁相环路中压控振荡器的校准系统及方法 | |
| JP2773703B2 (ja) | Ｐｌｌ回路 | |
| US6771102B2 (en) | Common mode feedback technique for a low voltage charge pump | |
| JPS59127426A (ja) | 位相同期ル−プ回路 | |
| US4389621A (en) | Phase locked loop stabilized against temperature and voltage variations | |
| KR100341622B1 (ko) | 차동 차지펌프를 이용한 위상동기루프의 필터부 | |
| JPH0879013A (ja) | パイロット信号検出用のスイッチドキャパシタ帯域通過フィルタ | |
| US5621349A (en) | Device for controlling an output level of an FM detecting circuit using phase locked loop | |
| US5045818A (en) | PLL frequency modulator having bias voltage applied to filter capacitor | |
| US5432855A (en) | Stereo and dual audio signal identifying system | |
| KR100222673B1 (ko) | 위상고정루프회로 | |
| JPH09331251A (ja) | 位相同期発振回路 | |
| JP2002314413A (ja) | 位相同期ループ回路 | |
| JP3003623B2 (ja) | 発振回路 | |
| CN116405023A (zh) | 一种具有极小输出抖动的双vco锁相环电路 | |
| KR100244434B1 (ko) | 위상 고정 루프 | |
| JP3203664B2 (ja) | 水晶発振回路 | |
| JP2000134094A (ja) | 位相同期回路及びこれを具備した電子機器 | |
| JPH02154524A (ja) | シンセサイザ |