JPS59112327A - Controlling method of ring buffer - Google Patents
Controlling method of ring bufferInfo
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- JPS59112327A JPS59112327A JP22205482A JP22205482A JPS59112327A JP S59112327 A JPS59112327 A JP S59112327A JP 22205482 A JP22205482 A JP 22205482A JP 22205482 A JP22205482 A JP 22205482A JP S59112327 A JPS59112327 A JP S59112327A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
Abstract
Description
【発明の詳細な説明】 〔発明の利用分野〕Ｉ・。[Detailed description of the invention] [Field of application of the invention] I.
本発明は、リングバッファ制御方式に関し、特にＤＭＡ
コントｐ−ラで指定できないアドレス空間をアクセスし
、リングバッファ構成にょるＤ Ｍ。The present invention relates to a ring buffer control method, and particularly to a DMA
DM that accesses address space that cannot be specified by the controller and uses a ring buffer configuration.
Ａ転送を実現するリングバッファ制御方式に関する０、
３゜
〔従来技術〕
従来、例えば、回線等からの受信データをバラ。0 regarding the ring buffer control method that realizes A transfer.
3゜ [Prior art] Conventionally, for example, received data from a line etc. was separated.
ファに格納する際に、最大のＤＭＡ転送データ数。Maximum number of DMA transfer data when storing in the file.
の受信バッファを１面設けた場合、各々の受信デ。When one reception buffer is provided, each reception buffer is
−タの前記受信バッファへの格納が終了すると、５一旦
この受信データを他の出力用中間バッファに・格納しな
ければ、次のデータを受信バッファに格・納できないと
いう問題がある。また、受信バッフ・アを２面設け、各
バッファを交互に切換えてそれ・それの出力を前記中間
バッファに格納する方式に１０おいても、回線スピード
がＩＭＢＰＳ以上になる・と、他の出力デバイスの動作
との関係で受信バッファがつかえてしまい、連続転送動
作が容易に出・来す、受信データの取りこぼしが発生す
ることが。There is a problem in that once the data has been stored in the reception buffer, the next data cannot be stored in the reception buffer unless this reception data is stored in another output intermediate buffer. In addition, even in the method of providing two receiving buffers and switching each buffer alternately to store the output of that buffer in the intermediate buffer, the line speed will exceed IMBPS. Due to the operation of the device, the receive buffer may become full, which can easily result in continuous transfer operations, or the reception data may be missed.
ある。以上の問題点を整理すると次の通りである６（１
）受信用バッファ以外に他のデバイス出力用中。be. The above problems can be summarized as follows: 6 (1)
) In addition to the reception buffer, other devices are being used for output.
間バッファが必要である。An intermediate buffer is required.
（２）上記（１）の中間バッファへの格納時間が必要の
。(2) The storage time in the intermediate buffer described in (1) above is required.
ため、他のデバイスへの出力データ転送開始時間がおそ
くなる。 ！１１〔発明の目
的〕
本発明の目的は、これら従来の欠点を改善するため、他
の出力デバイス用中間バッファを不要に・するとともに
、他の出力デバイスへのデータ転送開始時間を早くして
、処理能力を向上ぎぜること５か可能なリングバッファ
制御方式を提供することにある。Therefore, the time to start transferring output data to other devices is delayed. ! 11 [Object of the Invention] In order to improve these conventional drawbacks, the object of the present invention is to eliminate the need for intermediate buffers for other output devices, and to speed up the start time of data transfer to other output devices. An object of the present invention is to provide a ring buffer control method that can improve processing performance in five ways.
本発明のリングバッファ制御方式は、ＤＭＡコ。 The ring buffer control method of the present invention is a DMA controller.
ントローラを用いて受信データをバッファ・メモ１））
りに格納する計算機システムにおいて、上記ＤＭＡコン
トローラで指定できないアドレス空間を指定するために
、上位アドレスをラッチ回路に設定し、上記ＤＭＡコン
トローラからのバイトカウント・終了信号により上記ラ
ッチ回路の上位アドレス空間を更新してゆき、最終的に
該上位アドレスをバッファ・メモリの先頭アドレスに設
定することに特徴がある。Buffer and memo the received data using a controller 1))
In a computer system that stores data in multiple locations, in order to specify an address space that cannot be specified by the DMA controller, the upper address is set in a latch circuit, and the upper address space of the latch circuit is set by a byte count/end signal from the DMA controller. It is characterized in that it is updated and the upper address is finally set as the start address of the buffer memory.
第１図は、本発明の実施例を示すＤＭＡ制御系、１（ｌ
！ｚＸ
のブロック図であり、第２図は基本バッファの構成図、
第３図はＤＭＡ転送時のデータ格納状態図、第４図は本
発明の実施例を示すリングバッファの状態図である。FIG. 1 shows a DMA control system, 1(l), showing an embodiment of the present invention.
! This is a block diagram of zX, and Figure 2 is a configuration diagram of the basic buffer.
FIG. 3 is a data storage state diagram during DMA transfer, and FIG. 4 is a state diagram of a ring buffer showing an embodiment of the present invention.
ＤＭＡ制御系は、第１図に示すように、プログへラムス
トア方式で動作するＣＰＵＩ、プ四グラムの格納および
バッファメモリとして使用するメイ・ンメモリ部９、メ
インメモリ部９を制御するメモ・り制御部８．ＤＭＡを
制御するＤＭＡコントローラ７、ＤＭＡの転送データで
あるＤＭＡ転送デー１（（り部４．ＤＭＡの上位アドレ
スをラッチするＢＡＲラッチ部２．ＤＭＡコントローラ
７からのＢＣ。As shown in Fig. 1, the DMA control system includes a CPU that operates in a program-to-ram store manner, a main memory section 9 that stores programs and is used as a buffer memory, and a memory section that controls the main memory section 9. Control unit 8. The DMA controller 7 controls the DMA, and the DMA transfer data 1, which is the DMA transfer data (receiver section 4.BAR latch section 2 that latches the upper address of the DMA.BC from the DMA controller 7.
Ｒ８ＴＯＰ信号でクロックを作成するクロック制・御部
５．ラッチしたＤＭＡの上位アドレスをメモリ制御部に
出力するＢＣＤカウンタ部３．リング１５バツフアとし
てバッファアドレスを先頭に初期設定するクリア制御部
６から構成される。なお、ＤＭＡ転送データ部養は、例
えば回線上のデータを受信して格納したデータとする。Clock control/control unit that creates a clock using the R8TOP signal5. BCD counter unit that outputs the latched upper address of DMA to the memory control unit 3. It is composed of a clear control section 6 that initializes a buffer address at the beginning as a ring 15 buffer. Note that the DMA transfer data section is, for example, data obtained by receiving and storing data on a line.
回線スピードが非常に速く、かつ回線上のデー２゜りを
全て受信し、他のデバイスへの出力処理を行うために、
受信バッファサイズは、電文の最大フレーム長以上にす
る必要があり、さらに回線上のデータを全である一定時
間受信し、他の出力デバイスへ出力するには、１フレー
ム受信終了と同時５に、すぐに他の出力デバイスへの出
力処理を行なう必要がある。さらに、バッファへのライ
ト動作とリード動作が重ならないように、バッファサイ
。The line speed is very fast, and in order to receive all the data on the line and process the output to other devices,
The reception buffer size must be greater than or equal to the maximum frame length of the message.Furthermore, in order to receive all the data on the line for a certain period of time and output it to another output device, at the same time as one frame reception ends, It is necessary to immediately perform output processing to another output device. Furthermore, the buffer size is adjusted so that write and read operations to the buffer do not overlap.
ズを考慮しリングバッファにしておけば有効的な。It is effective to use a ring buffer in consideration of the noise.
効率のよいデータ処理が実現できる。 Ｉｎ本
発明は、ＤＭＡコントローラで指定できない。Efficient data processing can be achieved. In the present invention, it cannot be specified by the DMA controller.
アドレス空間を指定するために、上位アドレスをハード
的にラッチしてＤＭＡ動作可能にし、上位アドレスの境
界、すなわち上位アドレスがカウントアツプする位置に
おいて、ＤＭＡコントローラ１５からのＢＣＲ８ＴＯＰ
信号によりラッチされてい。In order to specify the address space, the upper address is latched in hardware to enable DMA operation, and at the boundary of the upper address, that is, at the position where the upper address counts up, the BCR8TOP from the DMA controller 15 is
Latched by a signal.
る上位アドレスを自動的に更新してバッファをリングの
如く連続的にアクセス可能にしたものであ。The upper address of the buffer is automatically updated, making the buffer continuously accessible like a ring.
る。このために、新しく ＢＡＲラッチ部２とクロ。Ru. For this purpose, we newly installed BAR latch part 2 and black.
ツタ制御部δと、ＢＣＤカウンタ部３と、クリア２゜件
］
制御部６とを設ける。An ivy control section δ, a BCD counter section 3, and a clear 2° control section 6 are provided.
次に、各部の作用について、第１図と第２〜第゛４図を
用、いて詳細に説明する。Next, the functions of each part will be explained in detail with reference to FIG. 1 and FIGS. 2 to 4.
ＤＭＡコントローラ７は、アドレス指定１６ビツトで６
４ Ｋバイトしか指定できないので、６４５にバイト以
上のアドレス空間をＤＭＡアクセスす・るために、上位
アドレス４ビツトをハードウェア・でラッチしたＢＡＲ
ラッチ部２を設けて行なうと曵１０進表示で第２図の如
＜ ｏｏｏｏｏ〜１００００〜・２００００〜３０００
０となる。ここでは、最大Ｄ ＭＩＯＡ転送プリッタは
、０４にバイト単位となる。さ・らに、第５図において
、第１フレーム１３のデー・りが図中の如くなり、さら
に、第２フレーム１４゜のデータが６４にバイト単位の
アドレスの境界 。The DMA controller 7 has 16 bits of addressing.
Since only 4K bytes can be specified, in order to DMA access an address space larger than 645 bytes, a BAR with the upper 4 bits of the address latched by hardware is used.
If the latch part 2 is installed, the result will be as shown in Fig. 2 in decimal notation.
It becomes 0. Here, the maximum DMIOA transfer splitter is in units of 04 bytes. Furthermore, in FIG. 5, the data in the first frame 13 is as shown in the figure, and furthermore, the data in the second frame 14 is at the boundary of addresses in bytes at 64.
（１００００）を越えた場合、ハードウェアでラッチ１
５したＢＣＤカウンタ３の上位アドレスΦビットを。(10000), the hardware will latch 1.
5, the upper address Φ bit of BCD counter 3.
“０″から“１′′に更新してアドレスとして１０００
０゜とする必要がある。Update from “0” to “1'' and set the address to 1000.
It needs to be 0°.
次に、上記動作を、第１図と併用して説明する。Next, the above operation will be explained in conjunction with FIG. 1.
例えば、受信時、ＤＭＡの初期設定として、ＤＭ２゜Ａ
コントローラ７に対し、リード／ライトモードの選択と
、ＢＣＲ（バイトカウントレジスタ）を設定し、６４に
バイト、ＢＡＲ，（バイトアドレスレジスタ）をメイン
メモリ部９のエリアの例えば第２図で示す。ｏｏｏｏ番
地に設定する。また、上）位アドレス４ビットをＯ番地
として設定するため・に、ＢＡＲラッチ部２にセットす
ると、ＤＭ、Ａの転送アドレスはｏｏｏｏｏ番地として
設定される。For example, when receiving, the initial setting of DMA is DM2°A.
For the controller 7, the read/write mode selection and BCR (byte count register) are set, and the byte, BAR, (byte address register) 64 is shown in the area of the main memory section 9, for example, in FIG. Set to address oooo. Furthermore, when setting the upper 4 bits of the address as the O address, the BAR latch unit 2 is set, and the transfer address of DM and A is set as the ooooo address.
ここで、受信データをＤＭＡ転送転送デー生部４キヤラ
クタ受信すると、ＤＭＡコントローラ７にＩｌｌ対し、
−Ｄ ＲＥ Ｑ信号を送出し、ＤＭＡコントｐ−ラフは
、ＣＰＵＩに対し、ＤＭＡＨＯＬＤ要求をするため、Ｈ
ＲＱを送出する。ＨＬ Ｄ制御部］０は、ｃ ｐ ｔｒ
１のＨＯＬＤ状態を確認すると、ＤＭＡコントローラ
７にＣ８信号を送出することによ１、。Here, when the received data is received by the DMA transfer transfer data generation unit 4 characters, the DMA controller 7 sends
-DREQ signal is sent, and the DMA control rough sends a DMAHOLD request to the CPUI.
Send RQ. HLD control unit] 0 is c p tr
1 by sending a C8 signal to the DMA controller 7.
１１）、ＤＭＡｔｌｊＭ始する。データのメモリへのラ
イトは、ＤＭＡコントローラ７からのＤＡＣＫ、ＤＩＯ
Ｒ信号により、ＤＭＡ転送データ部牛は、データバスに
受信データをＤＴＯ〜７に出力し、まり受信バッファへ
のアドレスは、ＤＭＡコント０．１１ｒハ
一う７からのＢＡＲの値（ＡＤＲＯ〜１５）が出力され
ると同時に、さらに、ＢＣＤカウンタ部３゛から上位ア
ドレス１６〜１９が出力される。メインメモリ９に関し
ては、絶対アドレスＡＤＲＯ〜１９が指定されると、メ
インメモリ９の０００００５番地に受信データが格納さ
れる。第３図においてべ第１フレーム１３の格納が完了
した時点で、再度Ｎ次の第２フレーム１４を受信するた
めに、前記で述べたＩ）ＭＡの初期設定を行なう。同様
に、受信。11), DMAtljM starts. Data is written to the memory using DACK and DIO from the DMA controller 7.
In response to the R signal, the DMA transfer data unit outputs the received data to DTO~7 on the data bus, and the address to the receive buffer is the value of BAR from DMA control 0.11r~7 (ADRO~15). ) is output, and at the same time, higher addresses 16 to 19 are output from the BCD counter section 3'. Regarding the main memory 9, when absolute addresses ADRO to 19 are specified, the received data is stored at address 000005 of the main memory 9. In FIG. 3, when the storage of the first frame 13 is completed, in order to receive the Nth second frame 14 again, the above-mentioned I) MA initialization is performed. Similarly, reception.
データがメインメモリ９に格納されでいくど、６４１゜
Ｋバイトの境界、すなわち１００ＯｃＩ’地では、う。As the data is stored in the main memory 9, the boundary of 641°K bytes, that is, 100OcI', is exceeded.
ツチされた上位４ビツトを更新する必要がある。。It is necessary to update the high-order 4 bits. .
ここで、ＢＣＲが０となり、ＤＭＡコントローラ。Here, BCR becomes 0 and the DMA controller.
７からＥＣＲ８ＴＯＰ信号が送出されると、クロ。When the ECR8TOP signal is sent from 7, it is black.
ツタ制動部δにより、ＢＣＤカウンタｓ３の値を、５更
粗・するとともに、クリア制御部０もカウント・アップ
し、カランタイ（ｂが規定の値か否かチェック。The ivy brake part δ increments the value of the BCD counter s3 by 5, and also counts up the clear control part 0, checking whether or not b is a specified value.
される。規定のカウンタ値でないと沙は、ＢＣＤ。be done. If the counter value is not the specified value, the signal is BCD.
カウンタ部３は、初期設定されない。従って、こ。The counter section 3 is not initialized. Therefore, this.
の時点から、アドレスは、メインメモリ部９に対、。From the point in time, the address is stored in the main memory section 9.
、Ｌｌ）。, Ll).
し１００００からアクセスされる。以下同様に動作し、
クリア制御部６で規定カウンタ値、ここでは（４０００
０になる時点で先頭アドレスｏｏｏｏｏにするため、ク
リア」］御郡部は、ＢＣＤカウンタ部３・を○にブリ七
ッ卜する。このようにして、最終的５に第４図に示すリ
ングバッファとして構成することができる。It is accessed from 10,000. The following works similarly,
The clear control unit 6 sets the specified counter value, here (4000
When the address reaches 0, the first address is ooooo, so it is cleared.''] Ogoribu sets the BCD counter section 3 to ○. In this way, it can finally be configured as a ring buffer as shown in FIG.
このように、本発明においては、上位アドレス。In this way, in the present invention, the upper address.
・ラッチ部２によりＤ Ｍ Ａ ：Ｉントローラ７で指
定・で８ないアドレス空間を指定し、その上位アドレｌ
＋１スノ更新は、Ｄ Ｍ Ａコントローラ７からのＢＣ
Ｒ８Ｔ ＯＰ信号でカウントアツプするＢＣＤカウンタ
３により行い、クリア制御部６により上位アト。・The latch unit 2 specifies an address space that is not specified by the DMA:I controller 7, and its upper address l.
+1 snow update is BC from DMA controller 7
This is done by the BCD counter 3 which counts up with the R8T OP signal, and the upper level is cleared by the clear control unit 6.
レスをバッファの先頭アドレスに設定するので、バッフ
ァ・メモリ９はリングバッファとして動作ｉ５すること
になる。Since the address is set to the start address of the buffer, the buffer memory 9 operates as a ring buffer i5.
〔発明の効果Ｊ
１）上説明したように、本発明によれば、受信バッファ
・メモリをリングバッファとして動作させるので、高速
回線からの受信データをＤＭＡ転送ｚ。[Effects of the Invention J 1) As explained above, according to the present invention, the reception buffer memory operates as a ring buffer, so that the reception data from the high-speed line is transferred by DMA.
、（８）
する場合でも他の出力デバイス用中間バッファは・不要
となり、また受信終了と同時に他のデバイス・への出力
動作を開始でき゛ろので、データ転送の処。, (8), there is no need for an intermediate buffer for other output devices, and the output operation to other devices can be started at the same time as reception is completed, so the data transfer process is simple.
理能力を向上させることができる。It can improve your mental ability.
第１図は本発明の実施例を示すＤＭＡ制御系の。
ブロック図、第２図は基本バッファの構成図、第３図（
才本発明によるＤＩυ丁人転送時のデータ格納状８態図
、第４図は本発明によるリングバッファの状。
秩父である。 １゜
１ ： ＣＩ）Ｕ、２ ： ＢＡＲラッチ部、３：ＢＣ
Ｄ。
カウンタｆ′、４ｒ、４ ： Ｄ Ｐ、（’Ａ転送デー
タ部１，５：クヮ。
ツク卸］御部、６：クリア制御部、’７：ＤＭＡコン８
トローラ、８：メモリ制御１％ 、Ｑ ：メインメモリ
。
部、１０：ＨＬＤＩＩ′ｌＩ御部、１１ ： ハラ７７
ＰＪ（，１２，５：最大ＤＭＡ転送ブロック、１１８１
フレーム、１４、：ｐ；ｓ２フレーム。
第 １ 図
第 ２ 図
第 ３ 図
第４図FIG. 1 shows a DMA control system showing an embodiment of the present invention. The block diagram, Figure 2 is a configuration diagram of the basic buffer, and Figure 3 (
FIG. 4 is a diagram showing eight states of data storage during data transfer according to the present invention, and FIG. 4 shows the state of the ring buffer according to the present invention. It's Chichibu. 1゜1: CI)U, 2: BAR latch section, 3: BC
D. Counter f', 4r, 4: DP, ('A transfer data section 1, 5: QW. Tsuk wholesale] control section, 6: Clear control section, '7: DMA controller 8
Controller, 8: Memory control 1%, Q: Main memory. Part, 10: HLDII'lI Gobe, 11: Hara 77
PJ (,12,5: Maximum DMA transfer block, 1181
Frame, 14, :p; s2 frame. Figure 1 Figure 2 Figure 3 Figure 4
Claims (1)
０ツ７ア・メモリに転送して格納する計算機システ・ム
において、上記ＤＭＡフン）０−ラで指定でき・ないア
ドレス空間を指定するため、上位アドレスをラッチ回路
に設定し、上記ＤＭＡコントローラからのバイトカウン
ト終了信号により上記ラッ升回路の上位アドレスを更新
し、該上位アドレスを。 バッファ・メモリの先頭アドレスに設定することを特徴
とするリングバラフッ制御力式。[Scope of Claims] 1. In a computer system that uses a DMA controller to transfer received data to and store it in a memory, the above-mentioned DMA address that cannot or cannot be specified by 0-ra. To specify a space, an upper address is set in a latch circuit, and the upper address of the latch circuit is updated by a byte count end signal from the DMA controller. A ring balance control force type characterized by setting the start address of the buffer memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22205482A JPS59112327A (en) | 1982-12-20 | 1982-12-20 | Controlling method of ring buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22205482A JPS59112327A (en) | 1982-12-20 | 1982-12-20 | Controlling method of ring buffer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112327A true JPS59112327A (en) | 1984-06-28 |
Family
ID=16776370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22205482A Pending JPS59112327A (en) | 1982-12-20 | 1982-12-20 | Controlling method of ring buffer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112327A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5513375A (en) * | 1991-12-13 | 1996-04-30 | Avid Technology, Inc. | System for compensating data rate between a storage device and a data compression processor using a buffer memory mapped twice into contiguous address space of a host processing unit |
| US5765187A (en) * | 1991-04-05 | 1998-06-09 | Fujitsu Limited | Control system for a ring buffer which prevents overrunning and underrunning |
| US6137795A (en) * | 1997-03-19 | 2000-10-24 | Fujitsu Limited | Cell switching method and cell exchange system |
-
1982
- 1982-12-20 JP JP22205482A patent/JPS59112327A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5765187A (en) * | 1991-04-05 | 1998-06-09 | Fujitsu Limited | Control system for a ring buffer which prevents overrunning and underrunning |
| US5513375A (en) * | 1991-12-13 | 1996-04-30 | Avid Technology, Inc. | System for compensating data rate between a storage device and a data compression processor using a buffer memory mapped twice into contiguous address space of a host processing unit |
| US6137795A (en) * | 1997-03-19 | 2000-10-24 | Fujitsu Limited | Cell switching method and cell exchange system |
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