JPS59109950A - Error processing system of control storage device - Google Patents

Error processing system of control storage device

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Publication number
JPS59109950A
JPS59109950A JP57219727A JP21972782A JPS59109950A JP S59109950 A JPS59109950 A JP S59109950A JP 57219727 A JP57219727 A JP 57219727A JP 21972782 A JP21972782 A JP 21972782A JP S59109950 A JPS59109950 A JP S59109950A
Authority
JP
Japan
Prior art keywords
parity
storage device
read
control
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57219727A
Other languages
Japanese (ja)
Inventor
Kenji Nishida
憲治 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP57219727A priority Critical patent/JPS59109950A/en
Publication of JPS59109950A publication Critical patent/JPS59109950A/en
Pending legal-status Critical Current

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Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/22Microcontrol or microprogram arrangements
    • G06F9/26Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
    • G06F9/262Arrangements for next microinstruction selection
    • G06F9/268Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs

Abstract

PURPOSE:To change easily the contents of a control storage, and to simplify a validity check by changing a parity bit storage device of a control storage device of a data processing device so as to be rewritable, and rewriting it by a micro-instruction. CONSTITUTION:When a power source is turned on to a device, a mode control device 29 of a parity check is set to a parity generating mode, and a value of a parity bit added to a read-only memory device 21 by a micro-instruction is written successively in a parity bit storage device 22. Subsequently, when the mode controlling circuit 29 of a parity check is set to a parity check mode, and an address of the parity bit storage device 22 in which an erroneous parity bit is written is read out, a parity error is detected by a parity checking circuit 23, and a parity error signal 25 is generated.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、たとえばマイクロプログラム制御方式のデ
ータ処理装置における制御記憶装置のエラー処理方式に
関するものである。
DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an error handling method for a control storage device in, for example, a microprogram control type data processing device.

〔従来技術〕[Prior art]

第1図は従来のこの種制御記憶装置を示すブロック図で
、(1)は「ROM」(リードオンリーメモリ)からな
る読出し専用記憶装置、(2)はこの読出し専用記憶装
置(1)のパリティ・ビット(奇偶検査のために付され
るビット)を格納するための同じ(rROMJからなる
パリティのビット記憶装置、(3)ハパリティーチェッ
ク回路、 (4)はこのパリティ・チェック回路(3)
によるパリティ・チェック結果をラッチするフリップ7
0ツブ、 (5)はパリティ・エラーが発生したとき、
これを示すパリティ−エラー信号、(6)は制御メモリ
が特定パターンであることを検知するテコーダ、(力は
制御メモリが特定パターンのときに、上記パリティ・チ
ェック回路(3)によってチェックしたパリティの結果
を反転させるとともに、パリティ−エラーを発生させる
ための排他的論理和ゲート、(8)は上記読出し専用記
憶装置(1)と、パリティ・ビット記憶装置(2)とに
よって構成されたデータ処理装置の制御記憶装置である
FIG. 1 is a block diagram showing a conventional control storage device of this kind, in which (1) is a read-only storage device consisting of "ROM" (read-only memory), and (2) is a parity of this read-only storage device (1).・A parity bit storage device consisting of the same (rROMJ) for storing bits (bits attached for odd-even checking), (3) a haparity check circuit, (4) this parity check circuit (3)
Flip 7 to latch the parity check result by
0, (5) is when a parity error occurs,
The parity error signal (6) is a tecoder that detects that the control memory has a specific pattern. an exclusive OR gate for inverting the result and generating a parity error; (8) a data processing device constituted by the read-only storage device (1) and the parity bit storage device (2); It is a control storage device for

従来の制御記憶装置は上記のように構成されているので
、読出し専用記憶装置(1)から読出されたデータと、
パリティ・ビット記憶装置(2)から読出されたパリテ
ィ・ビットは、パリティ・チェック回路(3)に工って
チェックされ、その結果は、フリップフロップ(4)に
入力され、パリティ・チェックのタイミングでラッチさ
れるが、このとき、パリティ・エラーの場合は、上記フ
リップフロップ(4)がセット状態となり、パリティ噂
エラー信号(5)が発生する。また、上記パリティ・チ
ェック回路(3)の正当性をチェックするために、読出
し専用記憶装置(1)から、成る特定のパターンが読出
された場合には、テコーダ(6)によって信号を発生さ
せ、上記パリティ・チェック回路(3)によってチェッ
クしたパリティの結果を反転させるとともに、排他的論
理和ゲート(7)によって意図的にパリティ・エラーを
発生させていた。
Since the conventional control storage device is configured as described above, the data read from the read-only storage device (1) and
The parity bit read from the parity bit storage device (2) is checked by a parity check circuit (3), and the result is input to a flip-flop (4) and is checked at the parity check timing. At this time, in the case of a parity error, the flip-flop (4) is set and a parity rumor error signal (5) is generated. In addition, in order to check the validity of the parity check circuit (3), when a specific pattern consisting of the read-only storage device (1) is read out, a signal is generated by the decoder (6), In addition to inverting the parity result checked by the parity check circuit (3), a parity error is intentionally generated by the exclusive OR gate (7).

しかしながら、以上述べた従来の制御記憶装置における
エラー処理方式においては、パリティ・ビットを格納す
るためのパリティ・ビット記憶装置(2)がrROMJ
に裏って構成きれているので、制御記憶の修正時には必
らずパリティ・ビット格納用[ROMJの変更が伴なう
ばかりでなく、意図的に制御記憶のパリティ・エラーを
発生させる場合に、制御記憶装置(8)から読み出され
るデータ・パターンが限定され、パリティ・チェック回
路(3)のチェックが確実に行ない得られない欠点があ
る。
However, in the conventional error processing method in the control storage device described above, the parity bit storage device (2) for storing parity bits is rROMJ.
Therefore, when modifying the control memory, it is necessary to change the parity bit storage [ROMJ], and when intentionally generating a parity error in the control memory, The disadvantage is that the data pattern read from the control storage (8) is limited and the parity check circuit (3) cannot be reliably checked.

〔発明の概要〕[Summary of the invention]

この発明は、かかる点に着目してなされたもので、パリ
ティ・ビットを格納するためのパリティ・ビット記憶装
置を書き換え可能な記憶装置に変更し、しかもマイクロ
命令により書き換え得るように構成することによって、
制御記憶の内容変更が容易で、かつパリティ・チェック
回路の正当性のチェックがきわめて簡単な制御記憶装置
のエラー処理方式を提供しようとするものである。
The present invention has been made by focusing on this point, and by changing the parity bit storage device for storing parity bits to a rewritable storage device and configuring it so that it can be rewritten by microinstructions. ,
The object of the present invention is to provide an error handling method for a control memory device in which the contents of the control memory can be easily changed and the validity of a parity check circuit can be extremely easily checked.

〔発明の実施例〕[Embodiments of the invention]

すなわち、第2図はこの発明の一実施例を示すもので、
Ql)はrROMJからなる読出し専用記憶装置、(イ
)は1’−RAMJ (ランダムアクセスメモリ)から
なるパリティ・ビット記憶装置、翰は上記読出し専用記
憶装置01)と、パリティ・ビット記憶装置に)から読
出されたデータのパリティをチェックするパリティ・チ
ェック回路、(ハ)はこのパリティ・チェック回路盤に
よるパリティ・チェック結果をラッチするラッチ回路、
(ハ)はパリティ・エラーが発生したときに、これを示
すパリティ・エラー信号、(ハ)はハリティ・ビット生
成モードの場合の書き込み信号、(財)はパリティ・チ
ェックモードの場合のパリティ−ビットの読出し信号、
(ハ)は上記読出し専用記憶装置al)と、パリティ・
ビット記憶装置(ハ)とによって構成されたデータ処理
装置の制御記憶装置、翰はパリティ・ビットを生成する
場合に、パリティ・生成モードでパリティ・チェックを
禁止し、パリティ・チェックモードで許可するようにな
されたモード制御回路である。
That is, FIG. 2 shows one embodiment of this invention.
Ql) is a read-only storage device consisting of rROMJ, (a) is a parity bit storage device consisting of 1'-RAMJ (random access memory), and 翺 is the read-only storage device 01) and the parity bit storage device). (C) is a latch circuit that latches the parity check result by this parity check circuit board;
(c) is the parity error signal that indicates when a parity error occurs, (c) is the write signal in the harness bit generation mode, and (b) is the parity bit in the parity check mode. readout signal,
(c) is the read-only storage device al) and the parity
A control storage device of a data processing device configured with a bit storage device (c), when generating parity bits, disables parity check in parity generation mode and enables it in parity check mode. This is a mode control circuit made in this way.

この発明は上記のように構成されているので、装置の電
源が投入されたときは、パリティ・ビット記憶装置(ハ
)の中にはパリティ・ビットは生成されていない状態で
あるため、パリティ・チェック、のモード制御装置四を
パリティ・生成モードにしてパリティ・チェックを禁止
させたのち、マイクロ命令によって読出し専用記憶装置
(gl)に付加するパリティ・ビットの値を順次パリテ
ィ・ビット記憶装置(イ)に省き込む。なお、意図的に
パリティ・エラーを発生させたい場合には、マイクロ命
令によって誤ったパリティ・ビットの値を書き込めばよ
い。
Since the present invention is configured as described above, when the device is powered on, no parity bits are generated in the parity bit storage device (c). After setting the mode control unit 4 of the check mode to the parity/generation mode and disabling parity checking, the value of the parity bit to be added to the read-only memory (gl) is sequentially added to the parity bit memory (gl) by a microinstruction. ). Note that if it is desired to intentionally cause a parity error, an erroneous parity bit value may be written using a microinstruction.

次に、パリティ・チェックのモード制御回路−をパリテ
ィ−チェックモードにして、誤ったハリティ・ビットを
書き込んだパリティ・ビット記憶装置の番地を読み出す
と、パリティ・チェック回路盤によってパリティ・エラ
ーが検出されるとともに、ラッチ回路(ハ)にラッチさ
れ、パリティ−エラー信号(ハ)が発生する。
Next, when the parity check mode control circuit is set to parity check mode and the address of the parity bit storage device where the erroneous harness bit was written is read, the parity check circuit board detects the parity error. At the same time, it is latched by the latch circuit (c), and a parity error signal (c) is generated.

また、読出し専用記憶装置(財)の変更を行なった場合
には、上述したように、パリティ・ビットを生成モード
にし、マイクロ命令によってパリティ・モードの値を順
次曹き込むことによって、正しいパリティ・ビットの値
が生成これるため、パリティ・ビット記憶装置(イ)の
変更を行なう必要はない。
In addition, when changing the read-only storage device, as described above, by setting the parity bit to generation mode and sequentially writing the parity mode value using microinstructions, the correct parity can be set. Since the value of the bit is generated, there is no need to change the parity bit storage (a).

〔発明の効果〕〔Effect of the invention〕

この発明の制御記憶装置のエラー処理方式によれば、上
述したように、データ処理装置の制御記憶装置における
読出し専用記憶装置のパリティ・ビット記憶装置を書き
換え可能な記憶装置に変更し、しかもマイクロ命令によ
って書き換え得るように構成したので、制御記憶の変更
が容易で、しかもパリティ・チェック回路の正当性のチ
ェックがきわめて簡単になる優れた効果を有するもので
ある。
According to the error processing method of the control storage device of the present invention, as described above, the parity bit storage device of the read-only storage device in the control storage device of the data processing device is changed to a rewritable storage device, and the microinstruction Since the control memory is constructed so that it can be rewritten by , it is easy to change the control memory, and furthermore, it has the excellent effect of making it extremely easy to check the validity of the parity check circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の制御記憶装置を示すブロック図、第2図
はこの発明の一実施例を示すブロック図である。 路、(ハ)はラッチ回路、(ハ)はパリティ・エラー信
号、(イ)は書き込み信号、(社)は読出し信号、(ハ
)はデータ処理装置の制御記憶装置、翰はモード制御回
路である。ガお、図中同一符号は同一または相当部分を
示す。 代理人  葛 野 信 −
FIG. 1 is a block diagram showing a conventional control storage device, and FIG. 2 is a block diagram showing an embodiment of the present invention. (c) is the latch circuit, (c) is the parity error signal, (a) is the write signal, (sha) is the read signal, (c) is the control storage device of the data processing device, and (c) is the mode control circuit. be. The same reference numerals in the figures indicate the same or corresponding parts. Agent Shin Kuzuno −

Claims (2)

【特許請求の範囲】[Claims] (1)データ処理装置の制御記憶装置を、読出し専用記
憶装置と、この読出し専用記憶装置から読出されるマイ
クロ命令に対し、付加されるパリティ−ビットを格納す
る書換え可能なパリティ・ビット記憶装置とによって構
成しておき、上記パリティφビットの生成と、上記パリ
ティφビット記憶装置への書込みをマイクロ命令によ9
行なうようにしたことを特徴とする制御記憶装置のエラ
ー処理力式。
(1) The control storage device of the data processing device includes a read-only storage device and a rewritable parity bit storage device that stores parity bits added to microinstructions read from the read-only storage device. The generation of the parity φ bit and the writing to the parity φ bit storage device are performed using microinstructions.
An error handling power formula for a control storage device characterized by:
(2)読出し専用記憶装置をリードオンリーメモリで構
成し、パリティ・ビット記憶装置をランダムアクセスメ
モリで構成したことを特徴とする特許請求の範囲第1項
記載の制御記憶装置のエラー処理方式。
(2) The error processing method for a control storage device according to claim 1, wherein the read-only storage device is configured with a read-only memory, and the parity bit storage device is configured with a random access memory.
JP57219727A 1982-12-15 1982-12-15 Error processing system of control storage device Pending JPS59109950A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0638733U (en) * 1991-11-28 1994-05-24 稔 大石 Removable baby mat cover

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0638733U (en) * 1991-11-28 1994-05-24 稔 大石 Removable baby mat cover

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