JPS5898978A - Non-volatile memory - Google Patents
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Abstract
Description
【発明の詳細な説明】
本発明は、電気的書換え可能な半導体不揮発性メモリに
関する、通常のフローティングゲート構造（以下ＦＡＭ
Ｏ８型という）の不揮発性メモリは、第１図の断面図に
示すように、１は半導体基板、２はフローティングゲー
ト、３はゲート絶縁膜、４はゲート間の絶縁膜、６はコ
ントロールゲ−）、６．７はソースおよびドレインの各
拡散領域でなる構造である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an electrically rewritable semiconductor non-volatile memory with a conventional floating gate structure (hereinafter referred to as FAM).
As shown in the cross-sectional view of FIG. 1, the O8 type nonvolatile memory includes a semiconductor substrate 1, a floating gate 2, a gate insulating film 3, an insulating film 4 between the gates, and a control gate 6. ), 6.7 is a structure consisting of source and drain diffusion regions.
そして、上記ソースおよびドレインの各領域は基板の導
電型とは逆の導電型を有する拡散層で形成される。８．
９はアルミニウム膜による電極用配線、１０は厚膜絶縁
膜で例えばＬＯＧＯＳプロセスと称される局部酸化工程
で形成される二酸化珪素である。通常この形のメモリは
、酸化膜を介して二重構造のゲートを形成する際のパタ
ーン形成過程として、最初に上方のコントロー／Ｌ’５
を形成したのち、セルファフィン法のエツチング工程に
より、下方のフローティングゲートを形成するという工
程がとられるため、製造プロセスとしては、かなシ高度
のものが要求される。また、この種のメモリは、情報消
去の手段に光エネルギを用いるが、紫外光を用いて消去
する場合、その光が上方のコントロールゲート５に阻害
されて、下方のフローティングゲート４迄紫外光が届き
にくい欠点がある。Each of the source and drain regions is formed of a diffusion layer having a conductivity type opposite to that of the substrate. 8.
9 is an electrode wiring made of an aluminum film, and 10 is a thick insulating film made of silicon dioxide formed by a local oxidation process called the LOGOS process, for example. Normally, in this type of memory, the upper controller/L'5 is
After that, a lower floating gate is formed by an etching process using the Self-Fin method, so the manufacturing process requires a high degree of precision. In addition, this type of memory uses optical energy as a means of erasing information, but when erasing is performed using ultraviolet light, the light is blocked by the upper control gate 5 and the ultraviolet light reaches the lower floating gate 4. It has the disadvantage of being difficult to reach.
さらに、上記従来構造のメモリでは、単体（以下、メモ
リ七ルという）を横切って、アルミニウム配線を形成す
るために、りん濃度の高いりんガラス膜（以下ＰＳＧ膜
と略す）によるグラスフローが採用されることが多く、
かかるＰＳＧ膜中のりん濃度が高い場合には、水分を吸
着し易いためプラスチックパッケージ化には不利である
。なお電気的書換え可能な記憶素子（以下、ＩＥＡＲＯ
Ｍと略す）の場合には、情報消去用の紫外線を照射する
窓ガラスをつける必要がないため、プラスチックパッケ
ージでも良いが、上記の理由によシブラスチックパッケ
ージ化が進まないのも実情である。Furthermore, in the memory of the conventional structure described above, glass flow using a phosphorous glass film (hereinafter abbreviated as PSG film) with a high phosphorus concentration is adopted in order to form aluminum wiring across a single unit (hereinafter referred to as a memory cell). Often,
If the phosphorus concentration in such a PSG film is high, it tends to absorb moisture, which is disadvantageous for plastic packaging. Note that electrically rewritable memory elements (hereinafter referred to as IEARO
In the case of (abbreviated as M), there is no need to attach a window glass that irradiates ultraviolet rays for erasing information, so a plastic package may be used, but the reality is that plastic packaging has not progressed due to the reasons mentioned above.
本発明は段差がゆるやかで、かつフローティングゲート
下にコントロールゲートを有する新規な構造を有する不
揮発性メモリを提供するものであり、また電気的に書換
え可能なＥＡＲＯＭとして用いることのできるものであ
る。以下、図に従って説明する。The present invention provides a nonvolatile memory having a novel structure with gentle steps and a control gate under a floating gate, and can be used as an electrically rewritable EAROM. The explanation will be given below according to the figures.
第２図は本発明の実施例構造の断面図である。FIG. 2 is a sectional view of a structure according to an embodiment of the present invention.
この装置は、半導体シリコン基板１１の上に、絶縁物の
厚膜１２（例えばＬＯＧＯＳプロセスによる酸化膜）を
形成し、ゲート絶縁膜１３として、薄い二酸化珪素を形
成し、次にポリシリコンを用いたコントロールゲート１
４を形成したのチ、所定の眉間絶縁膜１６として、例え
ば酸化珪素膜や窒化珪素膜あるいはそれらの多層構造で
覆った後に、フローティングター）１８を形成する。な
お。This device forms a thick insulating film 12 (for example, an oxide film by LOGOS process) on a semiconductor silicon substrate 11, forms a thin silicon dioxide film as a gate insulating film 13, and then uses polysilicon. control gate 1
4 is formed, a predetermined glabellar insulating film 16 is covered with, for example, a silicon oxide film, a silicon nitride film, or a multilayer structure thereof, and then a floating tar 18 is formed. In addition.
１４．１６は通常ポリシリコンが用いられるが、これに
かえて、モリブデン等の高融点金属も利用できる。１７
は、フローティングゲート上の絶縁膜である。Polysilicon is normally used for 14 and 16, but a high melting point metal such as molybdenum can also be used instead. 17
is an insulating film on the floating gate.
第３図（ａ） 、 （ｂ）は、本発明の別の実施例を水
子ものであり、（ａ）はチャンネルの直角方向の断面図
である。（ｂ）はチャンネル方向の断面図を表わす。こ
の装置で、半導体シリコン基板２１、分離用絶縁物厚膜
２２は前記第２図実施例と同様である。ゲート絶縁膜２
３は、基板シリコン２１の表面を酸化して予成する。２
４．２５は複数のコントロールゲートであシ、２６はフ
ローティングゲートである。また、２７．２８はソーヌ
、ドレインの各拡散領域、２９．３０は配線用アルミニ
ウム電極である。そして、ゲート間絶縁膜３１を形成す
るのは、基板シリコンを酸化して、ゲート絶縁膜２３の
形成時に同時に形成される。ゲート絶縁膜２３とゲート
間絶縁膜３１との膜厚比は、コントロールゲートの添加
不純物濃度と酸化条件によシ制御する。FIGS. 3(a) and 3(b) illustrate another embodiment of the present invention, and FIG. 3(a) is a cross-sectional view in the right angle direction of the channel. (b) represents a cross-sectional view in the channel direction. In this device, the semiconductor silicon substrate 21 and the thick isolation insulating film 22 are the same as those in the embodiment shown in FIG. Gate insulating film 2
3 is prepared by oxidizing the surface of the silicon substrate 21. 2
4.25 is a plurality of control gates, and 26 is a floating gate. Further, 27 and 28 are the Sone and drain diffusion regions, and 29 and 30 are aluminum electrodes for wiring. The inter-gate insulating film 31 is formed by oxidizing the substrate silicon at the same time as the gate insulating film 23 is formed. The film thickness ratio between the gate insulating film 23 and the inter-gate insulating film 31 is controlled by the dopant concentration of the control gate and the oxidation conditions.
本発明の装置は前記実施例で明示したように、コントロ
ールゲート上にフローティングゲートを形成したことが
、従来と大きく異なる点である。The device of the present invention differs greatly from the conventional device in that a floating gate is formed on the control gate, as clearly explained in the above embodiment.
次に本発明の７１ＭＯ８の動作を第２図により説明する
。動作は通常の７１ＭＯ８型メモリと同様である。コン
トロールゲート１４に電圧を印加することで、１４と１
６との容量結合でフローティングゲートに電圧が誘起さ
れ、ＭＯＳ）ランジスタはオン状態となり、電流は、チ
ャンネル領域（第２図では１８）を流れる。かかるＭＯ
Ｓ ）ランジスタの導電チャンネル形成によシ、同チャ
ンネルで加速される電子、いわゆるホットエレクトロン
カ生シ、これがフローティングゲートに注入される。こ
の注入電子により、フローティングゲートの電位は、次
第に低くなり、遂には１０ｇ）ランジスタは、オフ状態
となる。これが書込動作である。一方消去動作は、紫外
線を照射するか、またはコントロールゲートに高電圧を
印加し、フローティングゲートに注入される電子をコン
トロールゲート側に抜き出すか、あるいは、ドレインも
しくはソーヌ接合から逆の電導キャリア即ち正孔を注入
することでフローティングゲートの電子と再結合させ、
初期状態に戻すかのいずれかの方法を用いれば良い。Next, the operation of the 71MO8 of the present invention will be explained with reference to FIG. The operation is similar to a normal 71MO8 type memory. By applying a voltage to the control gate 14, 14 and 1
A voltage is induced in the floating gate due to the capacitive coupling with 6, the MOS transistor is turned on, and current flows through the channel region (18 in FIG. 2). MO
S) Due to the formation of a conductive channel in the transistor, electrons accelerated in the channel, so-called hot electrons, are injected into the floating gate. Due to the injected electrons, the potential of the floating gate gradually decreases, and finally the 10g) transistor turns off. This is a write operation. On the other hand, the erasing operation is performed by irradiating ultraviolet rays or applying a high voltage to the control gate to extract electrons injected into the floating gate to the control gate side, or to reverse conductive carriers, ie, holes, from the drain or Saone junction. is recombined with the floating gate electrons by injecting
Either method of returning to the initial state may be used.
本発明は従来用いられてきた二層ゲートのセルファライ
ン法によるエツチングを必要としない７１ＭＯ５型メモ
リとしてフローティングゲート下にコントロールゲート
を設けたものである。The present invention is a 71MO5 type memory that does not require etching by the conventional double-layer gate self-line method, in which a control gate is provided under the floating gate.
第３図示の実施例装置の等価回路を第４図で表わす。Ｆ
Ｇはフローティングゲート、Ｓｕｎは基板、Ｇ１．Ｇ２
は第１．第２コントローμゲートである。Ｃ１はＧ１と
７８間容量、Ｃ２はＦＧとＳｕＢ間容量、Ｃ３はＦＧと
０２間容量、Ｃ４はＦＧとソーヌＳ間容量、Ｃ５はＦＧ
とドレイン間容量、８．Ｄはソース、ドレイン拡散領域
を示す。今、ソース、ドレイン、 ＳｕＢ 、 ＦＧ
、 Ｇ＋ 、 Ｇ２１７）電位を、それぞれ、ｖ８ ＋
ｖＤ ＊ ｖＩＩＥＩＢ ＋ ｖＦＧ ｓ ｖＧｌ
＊ ＶＧ２とすれば１フローテイングゲートの電位は次
式で表わされる。An equivalent circuit of the embodiment shown in FIG. 3 is shown in FIG. 4. F
G is a floating gate, Sun is a substrate, G1. G2
is the first. The second controller is the μ gate. C1 is the capacitance between G1 and 78, C2 is the capacitance between FG and SuB, C3 is the capacitance between FG and 02, C4 is the capacitance between FG and Saone S, and C5 is the capacitance between FG and SuB.
and drain capacitance, 8. D indicates source and drain diffusion regions. Now source, drain, SuB, FG
, G+, G217) potentials, respectively, v8 +
vD * vIIEIB + vFG s vGl
*If VG2 is used, the potential of one floating gate is expressed by the following formula.
Ｃ，−Ｇ、 ＋０２−１−０３＋０４−）−Ｇ５ ・
・・・・・ （２））′但し、ｖ５１Ｕ！＋ ＝ ”Ｉ
Ｂ ＝ Ｏとした。今、Ｃ１，Ｃ）Ｃ２とする。このメ
モリに電荷が注入され、いわゆる書込まれた状態でのフ
ローティングゲートの電位は、
Ｑは注入された電荷量である。次に、このメモリの書込
動作について説明する。書込時には、ＶＧ、”” ＶＧ
２ ＝ｖ、とすれば、フローティングゲート（３）式で
表わされる電位までに上昇し、メモリセルは“オン“状
態になる。このセルに電流が流れると、いわゆるチャン
ネルインジェクションによシミ荷が注入される。今、Ｈ
チャンネル形メモリセルを考えると、電子電流が流れる
ことにより、電子がフローティングゲートに注入される
。従ってフローティングゲート電位は下がり、やがてフ
ローティングゲートをゲート電極とするトランジスタが
、その閾値ｖ丁 より下がれば、電流は流れなくなる
。即ち、メモリセルは外部からみれば、７丁は上昇し書
込状態となる。C, -G, +02-1-03+04-)-G5 ・
... (2))' However, v51U! +=”I
B = O. Now, let it be C1, C) C2. Charge is injected into this memory, and the potential of the floating gate in a so-called written state is as follows: Q is the amount of injected charge. Next, a write operation of this memory will be explained. When writing, VG, “” VG
2 = v, the potential of the floating gate rises to the level expressed by equation (3), and the memory cell enters the "on" state. When current flows through this cell, a stain charge is injected through so-called channel injection. Now, H
Considering a channel-type memory cell, electrons are injected into the floating gate due to the flow of electron current. Therefore, the potential of the floating gate decreases, and when the transistor whose gate electrode is the floating gate falls below its threshold value vd, current will no longer flow. That is, when viewed from the outside, the memory cells rise and enter the write state.
次に消去時には、一方のコントロールゲートの電位、例
えばｖＧ１＝０とすればフローティングゲートの電位は
”Ｇ２電圧で決まる電位となり％ ＶＧ２とフローティ
ング電極Ｇ２との間には高い電界がかかる。この高電界
により、電荷はフローティングゲートからコントロール
電極Ｇ２側へ高電界により電荷の抜き出しを行なう。Next, during erasing, if the potential of one control gate, for example vG1 = 0, the potential of the floating gate will be determined by the G2 voltage. A high electric field is applied between VG2 and the floating electrode G2. As a result, charges are extracted from the floating gate toward the control electrode G2 side by a high electric field.
即ち、書込時及び消去時のコントロール電極に印加する
電圧ｖＧ とフローティング電極にかかる電圧ＶＦＧ
との比は、それぞれ次式となる。書込時には
一方、消去時には
この様に、フローティングゲート下に設けた２つのコン
トロールゲート電極の電位をコントロールすることで、
書込、消去を電気的に行なうと・とを可能としたＩＥＡ
ＲＯＭが達成できる。また、本発明によると、従来フロ
ーティングゲート上に形成されていたコントロール電極
を、フローティングゲートの下側に設けたので、従来二
層ポリシリコンを同時にエッチするセルファライン法に
よるエツチング技術を用いて、コントロールゲートおよ
びフローティングゲートを形成することが多かったが、
本構造ではその必要がなく、製造プロセスも比較的簡単
となる。。また動作メカニズムは、先にも述べたように
、従来の７１ＭＯ８型メモ、すと同じである。さらに応
用例として、フローティングゲート下のコントロールゲ
ートを複数個設けることで、電気的に書込、消去を容易
にしたＫＡＲＯＭも達成可能である。一方、紫外光を用
いて消去する場合、光が直接フローティングゲートに照
射されるため、消去特性は非常に良好である。That is, the voltage vG applied to the control electrode during writing and erasing, and the voltage VFG applied to the floating electrode.
The ratios are as follows. By controlling the potential of the two control gate electrodes provided under the floating gate, on the other hand during writing and during erasing,
IEA that enables writing and erasing electrically
ROM can be achieved. Furthermore, according to the present invention, the control electrode, which was conventionally formed on the floating gate, is provided below the floating gate. Gates and floating gates were often formed;
This structure does not require this, and the manufacturing process is relatively simple. . As mentioned earlier, the operating mechanism is the same as the conventional 71MO8 type memo. Furthermore, as an application example, by providing a plurality of control gates under the floating gate, a KAROM in which electrical writing and erasing can be easily performed can also be achieved. On the other hand, when erasing is performed using ultraviolet light, the erasing characteristics are very good because the light is directly irradiated onto the floating gate.
第１図はＦＡＭＯ８型不揮発生メモリの従来の構造断面
図、第２図及び第３図ｆａ） 、 （ｂ）は本発明によ
るＦＡＭＯ８型不揮発生メモリの各実施例の構造断面図
、第４図は第３図に示した本発明実施例の不揮発性メモ
リの電気的特性を表わすための等価回路図である。
１１．２１・・・・・・半導体基板、１２ 、２２・・
・・・・局部形成膜絶縁膜、１３．２３・・・・・・ゲ
ート絶縁膜、１４．２４．２５・・・・・・コントロー
ル、１５．３１・・・・・・各ゲート電極絶縁膜、１６
．２６・・・・・・フローティングゲート、２７・・・
・・・ソース拡散領域、２８・・・・・・ドレイン拡散
領域。
代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図
６’Ｊ２’１
第２図
／３ ／汐
３FIG. 1 is a cross-sectional view of the conventional structure of the FAMO8 type non-volatile generation memory, FIGS. 3 is an equivalent circuit diagram showing the electrical characteristics of the nonvolatile memory according to the embodiment of the present invention shown in FIG. 3. FIG. 11.21... Semiconductor substrate, 12, 22...
... Locally formed film insulating film, 13.23 ... Gate insulating film, 14.24.25 ... Control, 15.31 ... Each gate electrode insulating film , 16
．． 26...Floating gate, 27...
. . . Source diffusion region, 28 . . . Drain diffusion region. Name of agent: Patent attorney Toshio Nakao (1st person)
Figure 6'J2'1 Figure 2/3/Ushio 3
Claims (1)
イン領域を有し、これらソースおよびドレイン領、域を
含む所定領域の周辺を素子間分離用絶縁膜で分離すると
ともに、前記素子間分離用絶縁膜上に１個又は複数個の
コントロールゲートを形成し、前記ソースおよびドレイ
ン領域間にゲート絶縁膜を介して形成されるフローティ
ングゲートを前記コントロールゲート上に絶縁膜を介し
て延在させたことを特徴とする不揮発性メモリ。Source and drain regions of opposite conductivity type are formed on a semiconductor substrate of one conductivity type, and the periphery of a predetermined region including these source and drain regions is separated by an insulating film for element isolation, and One or more control gates are formed on the film, and a floating gate formed between the source and drain regions via a gate insulating film is extended over the control gate via the insulating film. Characteristic non-volatile memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56198120A JPS5898978A (en) | 1981-12-08 | 1981-12-08 | Non-volatile memory |
Applications Claiming Priority (1)
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| JP56198120A JPS5898978A (en) | 1981-12-08 | 1981-12-08 | Non-volatile memory |
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| JP56198120A Pending JPS5898978A (en) | 1981-12-08 | 1981-12-08 | Non-volatile memory |
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| JP (1) | JPS5898978A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101250A (en) * | 1988-06-28 | 1992-03-31 | Mitsubishi Denki Kabushiki Kaisha | Electrically programmable non-volatile memory device and manufacturing method thereof |
| US5255219A (en) * | 1990-01-31 | 1993-10-19 | Kabushiki Kaisha Toshiba | Ultraviolet-erasable type nonvolatile semiconductor memory device having asymmetrical field oxide structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975075A (en) * | 1972-11-20 | 1974-07-19 |
-
1981
- 1981-12-08 JP JP56198120A patent/JPS5898978A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4975075A (en) * | 1972-11-20 | 1974-07-19 |
Cited By (2)
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