JPS5896422A - Switch circuit - Google Patents
Switch circuitInfo
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- JPS5896422A JPS5896422A JP19543181A JP19543181A JPS5896422A JP S5896422 A JPS5896422 A JP S5896422A JP 19543181 A JP19543181 A JP 19543181A JP 19543181 A JP19543181 A JP 19543181A JP S5896422 A JPS5896422 A JP S5896422A
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
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Abstract
Description
【発明の詳細な説明】
この発明は、信号の伝送を制御するスイッチ回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a switch circuit that controls signal transmission.
たとえば、集積回路等において、＠１図に示すように、
信号伝送路ｌの入力端子１−１から出力端子１−２への
信号の伝送を制御する方式として、従来、伝送路１にバ
イポーラトランジスタ２を接続するようにした回路が用
いられている。For example, in integrated circuits, etc., as shown in Figure @1,
Conventionally, a circuit in which a bipolar transistor 2 is connected to the transmission line 1 has been used as a system for controlling the transmission of a signal from the input terminal 1-1 to the output terminal 1-2 of the signal transmission line 1.
第１図の回路において、入力端子１−１に信号を加えて
、トランジスタ２をオフ状態とすると、信号は入力端子
１−１から出力端子１−２へ伝送され、トランジスタ２
をオン状態にすると、信号は出力端子１−２には伝送さ
れない。しかるに。In the circuit shown in FIG. 1, when a signal is applied to input terminal 1-1 to turn off transistor 2, the signal is transmitted from input terminal 1-1 to output terminal 1-2, and transistor 2
When turned on, no signal is transmitted to output terminals 1-2. However.
上述の従来のスイッチ回路のトランジスタを集積回路で
構成したとき、コレクタと基板との間の寄生ダイオード
によって、たとえば、負極性の信号を出力端子へ伝送で
きないという欠点があった。When the transistors of the above-mentioned conventional switch circuits were constructed using integrated circuits, there was a drawback that, for example, a negative polarity signal could not be transmitted to the output terminal due to the parasitic diode between the collector and the substrate.
即チ、スイッチ回路としてのトランジスタを、第２図に
示すような集積回路で構成した場合について説明する。First, a case where a transistor as a switch circuit is constructed from an integrated circuit as shown in FIG. 2 will be described.
第２図において、３はＰ形基板、４はＮ層にてなるＮ影
領域、５はＰ＋層にて成るベース、６は＋
Ｎ 層にてなるエミッタ、７はＮ十層にてなるコレクタ
である。In Figure 2, 3 is a P-type substrate, 4 is an N shadow region made up of N layers, 5 is a base made of P+ layers, 6 is an emitter made of +N layers, and 7 is a collector made of N0 layers. It is.
上記の回路において、Ｐ形の基板３とＮ十層にてなるコ
レクタ７との間に寄生ダイオード８が形成され、かつ、
基板３は接地されるので、入力端子１−１に負電圧が印
加されるとトランジスタ２がオフ状態であっても寄生ダ
イオード８を通して信号が基板側へ流れて出力端子１−
２には所望の信号が得られない。In the above circuit, a parasitic diode 8 is formed between the P-type substrate 3 and the collector 7 made of N10 layers, and
Since the substrate 3 is grounded, when a negative voltage is applied to the input terminal 1-1, even if the transistor 2 is off, the signal flows to the substrate side through the parasitic diode 8, and the signal flows to the output terminal 1-1.
2, the desired signal cannot be obtained.
この発明は、上述の欠点を解消するためになされたもの
で、伝送路Ｉこおける信号の伝送をスイッチスる伝送制
御用のスイッチングトランジスタの他に、スイッチング
用の）ランジスタを組み合わせて、上記伝送制御用のト
ランジスタに形成された寄生ダイオードによる影響を受
けないようにして、伝送しようとする信号が正・負に変
化するものであっても、該信号の伝送を正確に制御でき
るスイッチ回路を提供することを目的とする。This invention was made to eliminate the above-mentioned drawbacks, and in addition to the switching transistor for transmission control that switches the transmission of signals on the transmission line I, a transistor (for switching) is combined to Provides a switch circuit that can accurately control the transmission of signals even if the signals to be transmitted change between positive and negative without being affected by parasitic diodes formed in control transistors. The purpose is to
以下に、この発明の一実施例を、第３図ととも１こ説明
する。An embodiment of the present invention will be explained below with reference to FIG.
な°お、第３図において、第１図１こおけるスイッチ回
路の構成部分と等価な部分には同一符号を付して説明す
る。In FIG. 3, parts equivalent to the components of the switch circuit in FIG. 1 will be described with the same reference numerals.
第３図において、ＮＰＮ形のトランジスタを用いた第１
Ｉ第２および第４のトランジスタ２．１１゜および１３
と、ＰＮＰ形のトランジスタを用いた第３のトランジス
タ１２とは、第２図に示すトランジスタと同様の公知の
方法で、シリコンのＰ形基板（図示しない）上に、集積
して形成したものである。In FIG. 3, a first transistor using an NPN type transistor is shown.
I second and fourth transistors 2.11° and 13
The third transistor 12 using a PNP type transistor is integrated and formed on a silicon P type substrate (not shown) by the same known method as the transistor shown in FIG. be.
第１のトランジスタ２のエミッタは接地され、そのコレ
クタは第２のトランジスタ１１のコレクタに接続される
とともに、第２のトランジスタ１１のエミッタは、入力
端子１−１と出力端子１−２と番こ接続された伝送路１
に接続される。また、第２トランジスタ１１のエミッタ
ーベースには、第１抵抗１５が接続されるとともに、該
ベースは第２抵抗１６を介して第３のトランジスタ１２
のコレクタに接続されている。The emitter of the first transistor 2 is grounded, the collector thereof is connected to the collector of the second transistor 11, and the emitter of the second transistor 11 is connected to the input terminal 1-1 and the output terminal 1-2. Connected transmission line 1
connected to. Further, a first resistor 15 is connected to the emitter base of the second transistor 11, and the base is connected to the third transistor 12 via a second resistor 16.
connected to the collector.
第３のトランジスタ１２のエミッタは、正の所定の直流
電圧の電源１７と接続されている。また。The emitter of the third transistor 12 is connected to a power source 17 of a positive predetermined DC voltage. Also.
第３のトランジスタ１２のベースは、第３抵抗１８を介
して第４のトランジスタ１３のコレクタに接続されると
ともに、第４のトランジスタ１３はエミッタ接地されて
いる。The base of the third transistor 12 is connected to the collector of the fourth transistor 13 via the third resistor 18, and the emitter of the fourth transistor 13 is grounded.
さらに、第１のトランジスタ２のベースに第４抵抗１９
が接続されるとともに、第４のＦランジメタ１３のベー
スに第５抵抗２０が接続され、両抵抗１９と２０の他端
は、共通接続された制御端子２１を介して、当該スイッ
チ回路の制御用の図示しない制御信号発生回路に接続さ
れている。この制御信号発生回路は、上記伝送路１の入
力端子１−１に印加された信号の出力端子１−２への伝
送を阻止するときには、正の所定電圧、たとえば。Furthermore, a fourth resistor 19 is connected to the base of the first transistor 2.
is connected, and a fifth resistor 20 is connected to the base of the fourth F range metal 13. It is connected to a control signal generation circuit (not shown). This control signal generating circuit generates a positive predetermined voltage, for example, when blocking the transmission of the signal applied to the input terminal 1-1 of the transmission line 1 to the output terminal 1-2.
０．８ｖ以上のハイレベル信号′″Ｈ＃を上記制御端子
２１に印加し、一方、上記入力端子１−１に印加された
信号を出力端子１−２に伝送するときには、たとえば、
０．３ Ｖ以下のローレベル信号１Ｌ＃を、上記制御端
子２１に印加するよ・うになっている。When applying a high level signal ``H#'' of 0.8 V or more to the control terminal 21 and transmitting the signal applied to the input terminal 1-1 to the output terminal 1-2, for example,
A low level signal 1L# of 0.3 V or less is applied to the control terminal 21.
なお、第１乃至＠５抵抗１５．１６，１８，１９゜２０
は、ともに、上述した第１乃至第４のトランジスタが集
積回路として形成されているＰ形基板（図示しない）上
に、公知の方法で形成されたＮ影領域に、Ｐ形の不純物
を拡散して形成されている。そして、これ等の抵抗１５
，１６．１８．１９゜２０のうち、少なくとも、第１乃
至第３抵抗、１５゜１６．１８は、第２図に示す一分離
層１０と同様の分離層（図示しない）により包囲するよ
うにする。このようにして、各抵抗１５，１６．１８に
、寄生のＰＮ接合部が形成されないようにすることか好
ましい。In addition, 1st to @5 resistors 15.16, 18, 19°20
In both cases, a P-type impurity is diffused into an N-shaded region formed by a known method on a P-type substrate (not shown) on which the first to fourth transistors described above are formed as an integrated circuit. It is formed by And these resistors 15
, 16.18.19.20, at least the first to third resistors, 15.degree. 16.18, are surrounded by a separation layer (not shown) similar to the separation layer 10 shown in FIG. do. In this way, it is preferable to prevent the formation of parasitic PN junctions in each resistor 15, 16, 18.
また、第１乃至第４のトランジスタ２゜１１゜１２゜１
３と、第１乃至第５抵抗１５゜１６．１８゜１９．２０
と伝送路１間の電気接続用の線路、および、該伝送路１
は、第３図に示す電極９と同様に、ＡＩ！専の金属を、
公知の蒸着法で蒸着して形成した接続線により、互いに
、上述したように、電気的に接続されている。In addition, the first to fourth transistors 2゜11゜12゜1
3 and the first to fifth resistors 15°16.18°19.20
and a line for electrical connection between the transmission line 1 and the transmission line 1
Similar to the electrode 9 shown in FIG. 3, AI! specialized metal,
As described above, they are electrically connected to each other by a connection line formed by vapor deposition using a known vapor deposition method.
つぎに、上述のこの発明に係るスイッチ回路の動作を説
明する。Next, the operation of the above-mentioned switch circuit according to the present invention will be explained.
電源１７からは、少なくとも１ｖ以上の正の直流電圧が
出力され、かつ、制御端子２１は、当該スイッチ回路の
制御用の図示しない制御信号発生回路に接続されている
。The power supply 17 outputs a positive DC voltage of at least 1 V, and the control terminal 21 is connected to a control signal generation circuit (not shown) for controlling the switch circuit.
伝送路１の入力端子１−１に、たとえば、正の３ｖの伝
送しようとする信号Ｓが印加され、がっ、制御端子２１
に伝送指令用のローレベル信号″″Ｌ＃か印加されると
、第１のトランジスタ２のベースはローレベルとなり、
該トランジスタ２はオフとされる。また、第４のトラン
ジスタ１３のベースもローレベルとなり、該トランジス
タ１３もオフとされる。For example, a positive 3V signal S to be transmitted is applied to the input terminal 1-1 of the transmission line 1, and the control terminal 21
When a low level signal ""L# for transmission command is applied to , the base of the first transistor 2 becomes low level,
The transistor 2 is turned off. Further, the base of the fourth transistor 13 also becomes low level, and the transistor 13 is also turned off.
上記入力端子１−１に印加された正の伝送信号Ｓは、第
１抵抗１５を介して第２のトランジスタ１１のベースに
印加される。この正電圧信号は、へニスコレクタ間の順
方向のＰＮ接合部を介して・第１のトランジスタ２のコ
レクタに印加されるが、このトランジスタ２において、
コレクターペース間は逆方向であるので、該トランジス
タ２のコレクターエミッタ間の耐圧以下であれば、この
トランジスタ２はオフ状態に維持される。The positive transmission signal S applied to the input terminal 1-1 is applied to the base of the second transistor 11 via the first resistor 15. This positive voltage signal is applied to the collector of the first transistor 2 via the forward PN junction between the collectors, and in this transistor 2,
Since the directions between the collector and the emitter are opposite to each other, if the withstand voltage between the collector and emitter of the transistor 2 is lower than that, the transistor 2 is maintained in an off state.
一方、上述の第２のトランジスタ１１のベースに印加さ
れた電圧は、第２抵抗１６を介して、第３のトランジス
タ１２のコレクタに印加される。On the other hand, the voltage applied to the base of the second transistor 11 described above is applied to the collector of the third transistor 12 via the second resistor 16.
さらに１、この正電圧は、該トランジスタ１２のコしフ
タ−ベース間の順方向のＰＮ接合部、および第３抵抗１
８を介して、第４のトランジスタ１３ノコレクタに印加
される。この状態で、トランジスタ１３のコレクターエ
ミッタ間の耐圧以下であれば、このトランジスタ１３は
オフ状態に維持される。Further, 1, this positive voltage is applied to the forward PN junction between the top and base of the transistor 12, and the third resistor 1.
8 to the collector of the fourth transistor 13. In this state, if the withstand voltage between the collector and emitter of the transistor 13 is lower than that, the transistor 13 is maintained in the off state.
上述のように、各トランジスタ２゜１１．１２゜１３は
オフであるので、伝送路１の入力端子１−１に印加され
た正信号Ｓは、接地側へ流れることなく、正しく、出力
端子１−２に伝送される。As mentioned above, since each transistor 2゜11.12゜13 is off, the positive signal S applied to the input terminal 1-1 of the transmission line 1 does not flow to the ground side and is correctly connected to the output terminal 1. -2.
なお、制御端子２１に、ハイレベル信号ゞＨ＃が印加さ
れた場合には、第１および第４のトランジスタ２および
１３は、ともに、オンとされる。よって、第１のトラン
ジスタ２のコレクタに印加された正信号Ｓは、そのエミ
ッタを通して接地点に流れ、したがって、上記信号Ｓｉ
ｔ、接続点Ｏ５第２のトランジスタ１１のエミッタとコ
レクタ、および第１のトランジスタ２のコレクタとエミ
ッタを介して接地点に流出し、この信号Ｓの出力端子１
−２への伝送が確実に阻止される。Note that when the high level signal H# is applied to the control terminal 21, both the first and fourth transistors 2 and 13 are turned on. Therefore, the positive signal S applied to the collector of the first transistor 2 flows through its emitter to the ground point, and therefore the signal Si
t, the connection point O5 flows out through the emitter and collector of the second transistor 11 and the collector and emitter of the first transistor 2 to the ground point, and the output terminal 1 of this signal S flows out.
-2 is definitely blocked.
つぎに、伝送路１の入力端子１−１に、たとえば負の一
３ｖの信号Ｓが印加され、かつ、制御端子２１にロー・
ベル信号″Ｌ＃が印加されると、上述したと同様にして
、第１および第４のトランジスタ２および１３が、とも
に、オフとされる。Next, a signal S of, for example, negative 13V is applied to the input terminal 1-1 of the transmission line 1, and a low-voltage signal S is applied to the control terminal 21.
When the bell signal "L#" is applied, both the first and fourth transistors 2 and 13 are turned off in the same manner as described above.
よって、上記入力端子１−１に印加された負信号Ｓは、
第１抵抗１５を介して第２のトランジスタ１１のベース
に印加されるが、この負信号に対しては、トランジスタ
１１のベース−コレクタ間は逆方向であり、該トランジ
スタ１１のコレクターエミッタ間は遮断状態とされる。Therefore, the negative signal S applied to the input terminal 1-1 is
It is applied to the base of the second transistor 11 via the first resistor 15, but for this negative signal, the direction between the base and collector of the transistor 11 is opposite, and the collector-emitter of the transistor 11 is cut off. state.
一方、上述の第２のトランジスタ１１に印加された負信
号は、第２抵抗１６を介して、第３のトランジスタ１２
のコレクタに印加されるが、この負信号に対して、この
トランジスタ１２のコレクターベース間は逆方向であり
、該トランジスタ１２は遮断状態とされる。よって、第
３図において、破線で示すように、第１および第４のト
ランジスタ２および１３のコレクタと、接地されたエミ
ッタとの間に、たとえ、寄生ダイオード８．８が形成さ
れていても、上記伝送路１の入力端子１−１に印加され
た負信号は、上述の第２および第３のトランジスタ１１
および１２の遮断動作により、何ら影響を受けることな
（、出力端子１−２に、正しく伝送される。On the other hand, the negative signal applied to the second transistor 11 is transmitted to the third transistor 12 via the second resistor 16.
However, with respect to this negative signal, the direction between the collector and the base of this transistor 12 is opposite, and the transistor 12 is in a cut-off state. Therefore, as shown by the broken line in FIG. 3, even if a parasitic diode 8.8 is formed between the collectors of the first and fourth transistors 2 and 13 and the grounded emitters, The negative signal applied to the input terminal 1-1 of the transmission line 1 is transmitted to the second and third transistors 11 described above.
and 12, the signal is correctly transmitted to the output terminals 1-2 without being affected in any way.
なお、制御端子２１に、伝送阻止指令用のハイレベル信
号″″Ｈ＃が印加された場合には、第１および第４のト
ランジスタ２および１３は、ともに、オンとされる。よ
って、伝送路１の入力端子１−１から第１抵抗１５を介
して第２のトランジスタ１１のベースに印加された負信
号は、該トランジスタ１１のベースからエミッタに向け
て流れ、該）ランジスタ１１はオンとされる。したがっ
て、接地点から、第１のトランジスタ２のエミッタとコ
レクタ、第２のトランジスタ１１のコレクタとエミッタ
を介して電流が流れ、即ち、該トランジスタ１１のエミ
ッタと伝送路１との接続４点Ｏの電位は、はソ零とされ
、入力端子１−１に印加された負信号Ｓの出力端子１−
２への伝送が確実に駆出される。Note that when a high-level signal ""H# for a transmission prevention command is applied to the control terminal 21, both the first and fourth transistors 2 and 13 are turned on. Therefore, the negative signal applied from the input terminal 1-1 of the transmission line 1 to the base of the second transistor 11 via the first resistor 15 flows from the base of the transistor 11 to the emitter, and the negative signal is applied to the base of the second transistor 11. is turned on. Therefore, a current flows from the grounding point through the emitter and collector of the first transistor 2 and the collector and emitter of the second transistor 11. The potential is set to zero, and the output terminal 1- of the negative signal S applied to the input terminal 1-1
The transmission to 2 is reliably ejected.
なお、上述したこの発明に係るスイッチ回路において、
第４図に示すように、第１、第２および第４のトランジ
スタ２．１１、および１３を、ＮＰＮ形と逆極性のＰＮ
Ｐ形のスイッチングトランジスタを用いるとともに、第
３のトランジスタを、ＰＮＰ形と逆極性のＮＰＮ形のス
イッチングトランジスタを用いるようにしてもよい。こ
の場合も、伝送路１の入力端子１−１に、正の伝送信号
が印加され、かつ、制御端子２１に伝送指令用のローレ
ベル信号′″Ｌ＃が印加された際に、第１および第（第
３図に示すものと逆方向接続されたもの）により、不要
に、第２および第３のトランジスタ１１および１２がオ
ンとされ、上記伝送信号が、不要に、・第２および第１
のトランジスタ１１および２を介して、接地点に流出す
ることを、確実に防止することができる。In addition, in the switch circuit according to the present invention described above,
As shown in FIG.
In addition to using a P-type switching transistor, an NPN-type switching transistor having a polarity opposite to that of the PNP-type may be used as the third transistor. In this case as well, when a positive transmission signal is applied to the input terminal 1-1 of the transmission line 1 and a low level signal ''L# for transmission command is applied to the control terminal 21, the first and (connected in the opposite direction to that shown in FIG. 3), the second and third transistors 11 and 12 are unnecessarily turned on, and the transmission signal is
It is possible to reliably prevent the leakage to the ground point through the transistors 11 and 2.
また、第３図および＄４図ζこ示す各実施例のスイッチ
回路において、第２のトランジスタ１１のエミッタを伝
送路１の入力端子１−１と接続するとともに、第１のト
ランジスタ２のエミッタを開放状頓にして、該エミッタ
を、伝送路１の出力端子１−２とするようにしてもよい
。このように、した場合も、上述したと同様、寄生ダイ
オード８による信号伝送の誤動作を確実に防止すること
ができる。Furthermore, in the switch circuits of the embodiments shown in FIGS. 3 and 4, the emitter of the second transistor 11 is connected to the input terminal 1-1 of the transmission line 1, and the emitter of the first transistor 2 is connected to the input terminal 1-1 of the transmission line 1. The emitter may be left open and used as the output terminal 1-2 of the transmission line 1. Even in this case, malfunctions in signal transmission due to the parasitic diode 8 can be reliably prevented, as described above.
以上に説明したことから明らかなように、この発明によ
れば、２つの同じ導電型のトランジスタを直列接続して
、両トランジスタをオン或いはオフとすることにより信
号の伝送を制御するようにしたものであるから、一方の
トランジスタに寄生ダイオードがあり、かつ、伝送すべ
き信号か正・負に変化するものであっても、寄生ダイオ
ードにより伝送信号が接地側に流れることなく、正確に
信号の伝送を詔こなうことができる６As is clear from the above explanation, according to the present invention, two transistors of the same conductivity type are connected in series, and signal transmission is controlled by turning both transistors on or off. Therefore, even if one transistor has a parasitic diode and the signal to be transmitted changes between positive and negative, the parasitic diode prevents the transmission signal from flowing to the ground side, and the signal can be accurately transmitted. 6.
第１図は、従来の信号伝送制御用のスイッチ回路図、第
２図は、第２図のスイッチ回路のＮＰＮ形トランジスタ
の構造を説明するための図、第３図は、この発明の一実
施例を示すスイッチ回路図、第４図は、この発明の他の
実施例を示すスイッチ回路図である。
１・・・・・・信号の伝送路、 １−１・・・・・・入
力端子、１−２・・・・・・出力端子、 ２・・・・・
・信号伝送制御用の第１のトランジスタ、 ８．８・・
・・・・寄生ダイオード、 １１・・・・・・第２の
トランジスタ、 １２・・・・・・第３のトランジス
タ、 １３・・・・・・第４のトランジスタ、 １５・
・・・・・第１抵抗、 １６・・・・・・第２抵抗、１
７・・・・・・電源、 １８・・・・・・第３抵抗、
１９・・・・・・第４抵抗、 ２０・・・・・・第５抵
抗、 ２１・・・・・・制御端子、 Ｓ・・・・・・正
の伝送信号、 Ｓ′・・・・・・負の伝送信号、 ０・
・・・・・接続点。
特許出願人 株式会社リコー
第１因
第２図FIG. 1 is a conventional switch circuit diagram for signal transmission control, FIG. 2 is a diagram for explaining the structure of an NPN transistor in the switch circuit of FIG. 2, and FIG. 3 is an embodiment of the present invention. Switch Circuit Diagram Showing an Example FIG. 4 is a switch circuit diagram showing another embodiment of the present invention. 1... Signal transmission path, 1-1... Input terminal, 1-2... Output terminal, 2...
・First transistor for signal transmission control, 8.8...
... Parasitic diode, 11 ... Second transistor, 12 ... Third transistor, 13 ... Fourth transistor, 15.
...First resistor, 16... Second resistor, 1
7...Power supply, 18...Third resistor,
19...Fourth resistor, 20...Fifth resistor, 21...Control terminal, S...Positive transmission signal, S'...・・Negative transmission signal, 0・
...Connection point. Patent applicant: Ricoh Co., Ltd. Figure 1, Figure 2
Claims (1)
を共通に接続するとともに、一方のトランジスタのエミ
ッタを、伝送すべき信号の人。出力端子に接続し、かつ
他方のトランジスタのエミッタを接地し、両トランジス
タをオフとしたとき、出力端子から信号を取り出し、オ
ンとしたとき信号の伝送を阻止することを特徴とするス
イッチ回路。 （２１同Ｌ［電形の２つのトランジスタのコレクタを共
通に接続するとともに、一方のトランジスタのエミッタ
を、伝送すべき信号の入力端子に接続するとともに、他
方のトランジスタのエミッタを出力端子に接続して、両
トランジスタをオンとしたとき出力端子から信号を取り
出し、オフとしたとき信号の伝送を阻止することを特徴
とするスイッチ回路０(1) A person who connects the collectors of two transistors of the same L4 voltage type in common, and connects the emitter of one transistor to the signal to be transmitted. A switch circuit that is connected to an output terminal and has the emitter of the other transistor grounded, extracts a signal from the output terminal when both transistors are turned off, and blocks transmission of the signal when turned on. (Connect the collectors of the two transistors of the same L [electrical type] in common, connect the emitter of one transistor to the input terminal of the signal to be transmitted, and connect the emitter of the other transistor to the output terminal. A switch circuit 0 characterized in that when both transistors are turned on, a signal is taken out from the output terminal, and when both transistors are turned off, transmission of the signal is blocked.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19543181A JPH0612871B2 (en) | 1981-12-03 | 1981-12-03 | Switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19543181A JPH0612871B2 (en) | 1981-12-03 | 1981-12-03 | Switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896422A true JPS5896422A (en) | 1983-06-08 |
| JPH0612871B2 JPH0612871B2 (en) | 1994-02-16 |
Family
ID=16340946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19543181A Expired - Lifetime JPH0612871B2 (en) | 1981-12-03 | 1981-12-03 | Switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612871B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631419A (en) * | 1982-12-28 | 1986-12-23 | Tokyo Shibaura Denki Kabushiki Kaisha | Transistor switch and driver circuit |
-
1981
- 1981-12-03 JP JP19543181A patent/JPH0612871B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631419A (en) * | 1982-12-28 | 1986-12-23 | Tokyo Shibaura Denki Kabushiki Kaisha | Transistor switch and driver circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612871B2 (en) | 1994-02-16 |
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