JPS5887997A - スイツチング回路網を制御する方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はスイッチング回路網を制御する方法及び装置に
関し、この回路網は、Ａ、被切換入り信号を記憶する多
数の入力バッファセグメントより成る入力バッファ、Ｂ
、被切換信号を記録する等数の出力バッファセグメント
より成る出力バッファ、Ｃ３入カバツフアと出カッくツ
ファとＱ）間にスイッチング路を形成したスイッチング
マトリックス、及びり、多数の内側タイムスロットに分
割され、１つ以上のスイッチング路が一時に実現される
、各々が、フレーム周期である、一定周期に一度常に設
定されるスイッチング路を周期的に設定する制御装置を
備える。

上記のようなスイッチング回路用の同様な方法及び装置
は、エル・エム・エリクソンｄｏｃ、　１１８　７０８
Ｕｅ。

ＡＸＥ−１Ｏシステム・サーベイに見られる、例えば、
遠隔５− 通信交換に一般に周知かつ利用されている。

前ｄ己周知の制御装置は、入力バッファ及び出力バッフ
ァセグメントの信号位＃金指示しかつスイッチング・マ
トリックス点をセットする周期記憶装置を有し、前記位
置と点のアドレスはルート記憶装置に記録され、これも
周期記憶装置の部分音なす。さらにまた、前記装置は、
ルート記憶装置のミラー管理を言む中央記憶装置と、信
号の元の及び行先における変形の場合、従って接続イン
タレストの変形の場合にルート記憶装置のミラー管理の
所要の修正を準備する手段とを備え、さらに前記装置は
過当な時点で前記修正をルート記憶装置へ移送する手段
全備えている。セットされる新しいスイッチング路の修
正をするには、スイッチング路用内側タイムスロットに
たいしミラー管理を探索しなけれはならない。

スイッチングマトリックスはこのような内ｌｌ１ｌ１１
ｊ１イムスロ６− ット内に多数のスイッチング路を同時に構成するため使
用されることから（この利用はスイッチングマトリック
スは一度に一回使用されるだけでおるため制限されるり
、このようなタイムスロットは必ずしも見られないので
、内部ブロッキングが生ずる。そのため、２つ以上の内
側タイムスロット間の既存接続全交換する再配置方法が
採用されることがあり、それで普通、求められる接続が
なんとか設定される。しかし、ブロッキングの機会は０
より大きく、特別な手段を採って所謂データスリップを
防止しなければならない。

従来、ブロッキング問題を解決するための提案がいくつ
かなされているが、いずれもほぼブロッキング無し装置
にすぎず、全くブロッキング無しであれば、このような
装置は経済的に魅力が欠ける。

本発明の目的は、簡単かつ経済的な方法でブロッキング
無しスイッチングを行わせ、またきわめて大きいスイッ
チング回路網に使用される、上記型式の方法及び装置を
提供することＶＣｌｉる。この目的を達成するため、本
発明による方法は、制御装置が、多数の一定バメーンの
１つにより各内側タイムスロット中にスイッチングマト
リックス全セットしそれで、各行がスイッチングマ）　
ＩＪソックス異なる列で通し接続されることを特徴とす
る。

インタレストマトリックスは、ある入力セグメントから
ある出力セグメント内の行先へ切換えられねばならない
信号数全各々が示す数によって画成され、これら数はそ
の結果、入力バッファと出力バッファセグメント間の接
続手段である。入カバソファセグメント数が出力バッフ
ァセグメント数が等しいので、インタレストマトリック
スは方形マトリックスである。

スイッチングマトリックスは、各タイムスロットの各フ
レーム周期中宮に信号の最大数が通し接続されるとき、
完全古めと呼ばれる。入力バッファセグメントでも出力
バッファセグメントでも、信号記憶数が内側タイムスロ
ット数をこえない場合、永久的に完全占めスイッチング
マトリックスの使用によりスイッチング回路網をブロッ
キング無しにさせ、これは本発明による方法では開始点
としてとられる。信号記憶数がすべての入力バッファセ
グメントにおいて等しくかつ内側タイムスロット数に等
しい場合、及びスイッチングマトリックスが完全占めさ
れる場合には、インタレストマトリックスは完全古めと
呼ばれる。

本発明による方法はなるべ（下記の段階より成る：遠隔
通信信号の送信データから、入力数を有する入力バッフ
ァセグメントの位置を示す、入力数を有する入力アドレ
スと、出力数を有する出力バッファセグメントの位置を
示す、出力数を有する出力アドレスとが引き出され；９
− 得られた入力及び出力数から（接続）インタレストマト
リックスがＷｔ算され； このインタレストマトリックスから、一連の順列マトリ
ックスが計算され、その合計は少なくともインタレスト
マトリックスよりなり、順列マトリックスは、スイッチ
ングマトリックスがセットされねばならないことにより
、スイッチングパターンを設定し、多数回スイッチング
マトリックスを使用して、せいぜい、各フレーム周期で
内側タイムスロット数に達するようにし； 各スイッチングパターンをセットするデータは多数のル
ート記憶装置の１つに記録され；及び ルート記憶装置により制御され、充てんスイッチング路
が各一定のスイッチングパターンにエリ連続的ＶＣセッ
トされること。

スイッチングマ）　ＩＪラックス一定パターンが使用さ
れて１０− いるため、絶対的にブロッキング無し装置が使用でき、
以下で詳述する。Ｌうに、必ずしも、データ伝達のため
設だされる各スイッチング路を実際に使用しなくてもよ
いが、一度になるべく最大数のスイッチング路が常に設
定される。

本発明は、各交差点がフレーム周期内で多数回使用され
ル、完全占めスイッチングマトリックスが連続内側タイ
ムスロットで多数のスイッチングパターンによりセット
されそれで各スイッチングパターン内で各行と共に各列
が完全に一回使用され、さらにバタは各スイッチング路
が設定されるまで何回もセットされるという思想に基づ
いている。

さらに、各行または列で交差点が前記フレーム周期内で
使用される回数は常に、せいぜい、フレーム周期で生ず
る内側タイムスロット数である。

本発明による装置は、送信データを記録する記録装置と
、インタレスト−ｔトリックス及び順列マトリックスヲ
算出するマイクロプロセッサと、スイッチングパターン
からデータンｈ己録しかつ、これらデータの？１ＪＩＪ
御にエリ、前り己パターンによるスイッチングマトリッ
クスを経て入力バッファの入力バッファセグメントと出
力バッファの出力バッファセグメントとの同ＶＣスイッ
チング路を設定するルート記憶装置とを備えることを特
徴とする。

本発明による装置の他の特徴は、内側タイムスロットの
数が少なくとも、入力バッファにおける入力セグメント
の最大のものの信号記憶数に等しいことである。スイッ
チング回路網において、多数の外部回路が切換えられる
ことは周知である。しかし、少数の外部回路では、既存
のスイッチング回路網の内１４＋１タイムスロット数は
常に、ブロッキングの機会ビ少なくするため、大きく選
はれる。

しかし、従来のスイッチング回路網に本発明による方法
を採用する場合、データスリップな導入する他の２つの
方法があり、すなわち、内側タイムスロットを介する通
路が外部タイムスロット機関１で正確に減すいされない
とき、及び接続インタレストの変化による修正が正しい
瞬間でかつ早急でなくルート記憶装置に記録されないと
きである。

これら２つのデータスリップ形態を防ぐため、下記の手
段をとらねばならない。

本発明による制御に係るスイッチング回路網における入
力バッファと出力バッファは共に、なるべくツイン状に
形成され、本発明による制御装置はなるべく２つの入力
バッファの機能と２つの出力バッファの機能を周期的に
交換する第１スイッチング手段馨備え、それで一方の入
力バッファへの信号の記録、一方の出カバソファへの切
換え信号の読取り、及び前のフレーム周期中他方の入力
バッファに記録された信号の他方の出力バッファへの切
換えが平行に行えるようにする。この技術は、ニー・ニ
ス・フィリップ：１３− システム×ディジタル・スイッチングサブシステム（Ｄ
ＳＳ）、’システムテクノロジイ“、１９７９年７月第
ａｚ号、より周知である。この手法はこのシステムにお
いてアクセス回数の問題を解消するためにのみ使用され
る。

しかし、本発明において、データスリップを防止する利
益の外、切換プロセス（スイッチングスループロセス）
のため周囲環境から完全に切り離すという利益がおり、
それで内側タイムスロットはすべて同等であり、従って
内側タイムスロット信号を切換えるのに何等差はない。

前記切り離しはまた本発明の方法を有利にするがそれは
、この方法が無条件に、せいぜい、２つの内側タイムス
ロット間で信号交換を可能にする構成を有するためであ
る。これらは図面の説明から明らかＶＣなる。

ルート配置、＃装置の変化が丁度よいときになされない
上記データスリップ問題が防止されるのは、このような
変化が１４− 例えば新たなフレーム周期の始めＫなされかつ、信号の
切換えが新たなフレーム周期の第１タイムスロツトで開
始するときになされているときでおる。この目的のため
本発明による装置はなるべく、ツイン状構成のルート記
憶装置？備えかつ、なるべく、新たなフレーム周期の始
め全フレーム周期数の後２つのルート記憶装置機能を交
換するために第２スイッチング手段乞備え、それで一方
のルート記憶装置が信号切換え用のルート記憶装置とし
て実際に使用されているとき、他方が接続インタレスト
の変化による修正がなされるため永久的に使用されるよ
うにしている。

上記の方法及び装置は、例えば時分割主義で電話交換作
業におけるブロッキング無しの接続切換え問題を簡単な
方法で解消する。

以下本発明を図面について詳細に説明する。

第１図は時分主義で作動するスイッチング回路網のブロ
ック線図を示す１６時分主義で多重化された着信信号は
入力ｌを介し制御信号認識装置２へ送られ、ここで、ト
ラフィック信号の基点と行先とを有する信号データを認
識する。

信号認識装置の作動は一般に知られているので、さらに
説明しない。本発明の説明には重要でないが、送信に別
チャネルを使用することを付記しておく。

２つの入力バッファ３と４を有する入力回路へ着信信号
が周知の手順で送られ、各バッファはこの実施例では４
つの等入力バッファセグメント３，１〜３．４及び４．
１〜４．４ヲ有する。前記バッファにおける信号の位置
は　詳細に図示されていない中央クロックのリズムで順
次示される。入力バッファ３が満たされると直ぐに、次
の信号が、中央クロックより引き出され前記フレーム同
期を制限するパルスの制御により入力バッファ４−＼供
給され、これも図面に詳細に示さ」］ていないゲート回
路を介（２て、入力バッファ３の信号の読取りがスイッ
チングのため直ちに開始する。このようにして、入力バ
ッファ３と４は交互に充てん、読取りされる。これも中
央クロックのリズムで生ずる読取りは制御装置５で示す
シーケンスにより連続的に行い、制御装置から同時にス
イッチング・マトリックス６がセットされう信号の行先
は、信号を切換えかつ出力回路に属する出力バッファ７
．８の一方に示される。入力バッファと同様に出カバソ
ファ７．８も等出力バンファセグメ７　）　７．１〜７
．４及び８．１〜８．４を有する。出力バッファ７が充
てんされると、入力バッファ３．４の機能の交換を行っ
た同じノ（パルスにより出力バッファ７．８０機能を変
化式せ、すなわち、出カバソファセグメント８．１〜８
．４は充てんされ、出力）くツファセグメント７．１〜
７．４は出力９ごとに平行してｊ＠次読み取られる。

制御装置５がスイッチング・スルーを制御する方法は通
−１’７−− 常の知識でなされるので、さらに説明し、ない。制御装
置５かスイッチング・スルーを行うシーケンスは本発明
の特徴をなすので以下に説明′１−る。

引き出されてその位置・、出力バッファ７または７にお
いてて入カバソファ３または４内の信号を切換えねばな
らない送信データは、データライン１０を経て例えば制
御信号認識装置２によって制御装置５へ供給される。前
記データに例えは２つの外部回路、特に、信号か多重状
で入力Ｈ７）一方・＼送られる前に信号を出す外部回路
と、脱多重化処理後出力９をこλて信号を仕向ける外部
回路とより成る。本実施例で考λられるのは、入力ｌ毎
に、２０００の異なる回路からの信号が１フレ一ム周期
内毎に多重状に入力し、それで信号は１から８０００の
合＝−ｔ　ｓ　ｏ　ｏ　ｏ回路から着信し、さらに各信
号の行先は、いつも、多重出力９の１つを経て２０　ｆ
）　０　　ごとに常にアクセスする、これもｌから８０
００］８〜 ０８０００目的外部回路の１つである。本実施例におい
て、入力バッファ及び入力内ならびに出力回路内の出力
バッファセグメントのエクスラントλは各人力１の多重
回路数と同等に選ばれ、すなわちλ＝２０００である。

各人力１にたいする多重化回路数は一般に≦λである。

そこで、各信号接続にだいし、送信データは、入力回路
及び、この接続がセットまたは消去されるかを示す１ビ
ツトが追加される行先回路を示す、２つの１３ビツト飴
より成る。セットされねばならない信号接続においてこ
れら回路数が例λば、３１９８ど７８６１であれは、制
御装置５は、ある保持時間中入力バッファ３または４の
第２人力バッファセグメントにおける記憶位置１１９８
の信号が、スイッチングマトリックス点（２，４）を介
して、出力バッファ７または８の第４出力バツフアセグ
メントの記憶位置１８６１に記録されねはｆｌらない、
データから引き出す。

送信データは、接続変更を行う場合、すなわち、接続が
セントまたは消去されねばならないときのみに１　デー
タラインＩＯを経て入力する。。

一定のモーメントで、一定のスイッチングマトリックス
点を経てフレーム周期内に、すなわち−・定の入カバソ
ファセグメントから一定の出力バッファセグメントまで
切換えられねけならない信号数はインタレスト数と呼ば
れ、方形マトリックスであるインタレストマトリックス
の行及び列要素を設定する。

入力バッファ３または４に信号が完全に占める場合、こ
れを完全占めインタレストマトリックスと言う。この完
全占めインタレストマトリックスは、各行のマトリック
ス要素の合計が、各列のマ）　１１ツクス要素の合計に
等しい、すなわち、選ばれる入力バッファ及び出カバソ
ファ要素のサイズを示す、数λに等しいという性質があ
る。

マトリックス計算について定理（Ｋ、ｎｉ、の定理）か
知られており、この定理圧よれば、上記性質を有する（
ｎＺリマトリックスＡは次式で表わされ、 すなわち、Ａは通常のマ）　ＩＪラックス加による（、
、ｔＬ）　　−順列マトリックスＰｋの展開として示さ
れ、ここでΣは通常のマトリックス付加である。この展
開において、繻（ｎ２−％、λ）異なる順列マトリック
スＰｋ以外は生ぜず、それらはすべてのＩＩ　（ｇｚｙ
ｃ片順列マトリックス組の副組を形成する。展開係数λ
には、順列マトリックスＰｋが展開において生する回数
を示す３．順列マ）　１１ツクスも、上記性質を有し、
各マトリックス列及び各マトリックス行は１と等１〜い
全く１つのマ）　ＩＪラックス素を含むこと、及び他の
要素は０と等しいことの特別の特徴を有する。そこでこ
の特別の特徴は、これら順列マド１１ソクスｐｋが、−
一　２コ一 度に外信号をスイッチングスルーするごとに、１−１の
方法で上記したスイッチングパターンに相描することを
意味する、。

芒らに、完全占めインタレスマトリックスのｆｌ（１）
において次式が得られる、 Σλに＝λ　　　　　　　　　（ＩＩ）これは、本発明
による方法を利用すると、いつもｆｉＺλ　信号がアク
セスサイクルで切換えられることを意味し、ζ、のアク
セスサイクルは、外信号がマトリックス展開において生
ずる順列マトリックスによるスイッチングパターンによ
り一時に切換えられる時間、すなわち、１回スロットの
時間を示ス１．λ＝２０００では、このスイッチングス
ローはＴＯＮ技術で普通みられる１２５μａフレ一ム周
期内であることは明らかである。

普通、瞬時インタレストマトリックスＢは完全に占めて
２２− いない。あるモーメントに使用されない接続を設定する
可能性を、擬似接続という。そこにいくつの擬似接続を
示すかという数は入力４ＩＪ１１１のバッファブロック
と出力側のバッファブロックとの間のあるモーメントで
設定され、それでマトリックスＢにおける前記バッファ
ブロック間の実インタレスト数に加えられるこれら数は
準完全占めインタレストマトリックスＡとなり、擬似イ
ンタレストマトリックスＢｐを形成し、そのマトリック
ス要素は所謂、擬似インタレストに数を示す。そこで、
この擬似インタレストマトリックスは接続システムを介
する非占めスイッチング路を表わす。

その結果、 Ａ＝Ｂ−＋１３．　　　　　　　　　　　（ｉｌｌ）こ
こでＡはまた（１）で示したように展開を有する。

時間により変化する接続インタレスト自身は次の場合に
胡４われる１゜ １　実信号接続が消去される。この接続は、マトリック
スＢ内の、前の接続に相尚するインタレスト数を１だけ
減じまたマトリックスＢ、における対応の擬似インタレ
スト数に１だけ増すことにより擬似接続が得られる。こ
の場合、マトリックスＡの順列マトリックスにおける瞬
時展開は変化しない。

２、新しい信号接続を設定しなければならない。２つの
場合に分けられる。

２．１　　設定される接続に属する擬似インタレスト数
。実接続は、マトリックスＢｐにこの擬似インタレスト
数ｅ１だけ減じマトリックスＢにインタレスト数を１だ
け増して設定され、この数は前記擬似接続と対応する。

この場合モマトリックスＡの順列マトリックスにおける
瞬時展開は変化しない。

２．２　　設定される接続に属する擬似インタレスト数
は０に等しい。この擬似インタレスト数は例えば、擬似
インタレストＢｐＫおける位置（ｋ、　ｔ　）に見られ
る。この状態を第２図に示す。接続が設定されることに
より、行にと列ｌがあり、ここで擬似インタレスト数が
、０より大きい少なくとも１つの他の擬似インタレスト
数が、擬似マトリックスＢｐに生ずる。例λば位置（ｋ
、ｊ）及び（ｉ、ｌ）がマトリックスＢｐに見られる１
、これら他の擬似インタレスト数は第２図の２で示され
る。ついで第３図に示される変型マトリックスΔＢｐが
、図示位置のみで０と不等なマトリックス要素を持つよ
う形成される。

新しい擬似インタレストマトリックスＢ、ｔ　　は次式
で得られる、 Ｂ、’−Ｂ、十ΔＢ　ｐ　　　　　　　ＣＭ）新しい準
完全占めインタレストマトリックスＡ′は次式よ２５− り得られる、 Ａ′も上記性質を有するので、Ａｋも式（１）の順列マ
トリックスにたいする展開がある。この展開は、いつも
せいぜいこの順列マトリックスが２つの他の順列マトリ
ックスと代えられねばならないから、Ａに楓する順列マ
トリックス展開とわずかな偏差がある。そこで新たな擬
似インタレストマトリックスＢｐｔ　　における位ｆｉ
ｔ（ｋ、ｌ）の擬似インタレスト数はＯよりも大きく、
上記２．１項で記載した状態と同じ状態となり、マ）　
ＩＪツクスＡ′の順序マトリックスの展開が変化するこ
とになる。トラフィックインタレストのないときの、 初期状態では、従って、 Ａ＝Ｂｐ　　　　　　　　　　　　　（■）２６− となり、例えば、平均接続インタレストに相当する、Ａ
に属する順列マトリックス展開から開始できる。

第４図は、トラフィック・インタレストデータの記憶の
テーブル構造を示す、、この構造はｎ行のスイッチング
マトリックスの各行について１つの、ｎテーブルより成
る。各ｎテーブルはλ記録より成る。各記録は３つの欄
より成り、サイズであるその２つの＄１１２．１３は、
入力１１ｉの入力バッファ３または４における、デープ
ル数と対応する人力バッファセグメントの信号の、そし
て出力側の出力バッファ７または８の出力バッファセグ
メントにおける信号の行先の７１−レスより成り、その
出力バッファセグメントにおいて第３榴１４は、実際に
はスイッチングマトリックスの行数を示ず数より成る。

前記ｎテーブル内の対応位置に見られるｎ記録は同じタ
イムスロットに属する。１タイムスロツト内で前記行数
はその付属テーブル数と共に、展開（１，１で示される
ように１順列マトリックスＰｋを表わす。このように、
その展開における各順列マトリックスｐｋは前記テーブ
ルでλに回生ずる。前記初期状態（ｖｌ）において、ア
ドレス欄１２．１３は、欄１４とは反対に、充てん芒れ
ていない、＠１４は充てんされて、順列マトリックスＰ
、　　に属する欄数がいつも第１λｌタイムスロツトに
見られ、欄数は次のλ２タイムスロット等における順列
マトリックスＰ２に属するので、すべてのλタイムスロ
ットはこのような初期値を備えている０、事実、ｎテー
ブルの内容は、入力バッファ３または４からの信号が出
力バッファ７または８に切換えられるとき使用される、
正しい径路データを形成する。。

第５図は擬似インタレストマトリックスＢ、のテーブル
を示し、ここで、擬似インタレストマトリックスＢｐの
ｔＬ２マトリックス要素は、例女ば、第１ｎ位置では第
１行の要素が、第２ｔＬ位置では第２行の要素が記憶さ
れる。同列に属するマトリックス要素はそれら間のｎ位
置距離をおいていつもこのテーブルにある。初期状態に
おいて、このマトリックスＢｐは前記平均接続インタレ
スト数から引き出される要素から成り、これら数は、マ
トリックスＢｐが前記性質と一致するように増加し、す
なわち、各行の要素の合計は各列の要素の合計、すなわ
ちλと等しい。

さらに以下の説明から明らかになるが、第４図及び第５
図に示すテーブルを使用すれば、数学的バックグラウン
ドの説明時に導入されたマトリックスＡ、Ｂはさらに使
用でれない。これらマトリックスは第４図のテーブルに
無条件に導入されている。

第６図は制御装置５のブロック線図を示ず。送信データ
はデータライン１０を経て直並列コンバータ１６に供給
され、ここで、テークを２つの１６ビツト語に変換し、
記憶２９− 装置１７に入力し、割込信七を１６ビツト・マイクロプ
ロセッサ１９の割込人力１８へ送る。マイクロプロセッ
サはその作業プロセスを割込みかつ、割込プログラムを
開始し、この割込プログラムはプログラム記憶装置２０
に記憶され、（１６ビツトＲＯＭ）、さらに記憶１７を
読取り、適当な記憶室内の内容を作業記憶装置２１、（
１６ビツトＲＡＭ）に入力する。つぎに、マイクロプロ
セッサは割込作業処理を回すし、この処理は例六は、す
でに受信した送信データの処理であり、また処理用ンフ
トウエアはブロクラム記憶装置２０に記憶場れる。事実
上接続変形データでありかつ上記接続インタレストを変
更する３つの場合に係る送信データを使用して第４図及
び第５図に示すテーブルを修正する。（、れらテーブル
は夫々、２つの同一ルート記憶装置２２及び擬似記憶装
［２３に記憶される。記憶装置２２．２３も１６ビツト
ＲＡＭより成る。ｌＯミリ秒の変形処理３０− 期間中、２つのルート記憶装置２２は交互にマイクロプ
ロセッサ１９にアクセスして受は入れた送信データにも
とすき径路データを修正する。前記期間中にマイクロプ
ロセッサ１９にアクセスできなかったルートストアはそ
の時点で径路データを供給して信号を切換える。２つの
ルート記憶装置２２０機能の交換はスイッチングパルス
を受信したときゲート回路２４により行われ、このパル
スはクロック信号２６から計数機構２５により引き出さ
れ、このクロック信号は前記の中央クロックより入力し
、常に新たな変形処理期間の始まりを示す。本発明の部
分を形成しない、ゲート回路２４は周知の技術により行
われるので詳細には説明しない。

前記すべての記憶装置１７．２０．２Ｌ２２及び２３は
、アドレスバス２７とデータバス２８を経てマイクロプ
ロセッサにアクセスできる。

第７図は２つのルート記憶装置２２の一方のブロック線
図をさらに詳細に示す１．このルート記憶装置は３つの
アドレス記憶装置２９．３０．３１より成る。各アドレ
ス記憶装置は入力バッファ３または４と同数のア１−レ
ス位［：有し、その数は、出力バッファ７または８が有
する信号記憶位置数に等しい。ｎ　＝　４及びλ＝２０
００では、これらアドレス記憶装置は各々、２０００記
憶位置を有する１６ビツトＲＡＭが選ばれている、４つ
のアドレス記憶ブロック２９．１〜２９．４．３０．１
〜３０．４、及び３１．１〜３１．４より成る１゜ アドレス記憶装置２９は、入力バッファ３または４の一
方における信号記憶位置を参照するアドレスを含み、そ
れで第１アドレス記憶ブロック２９．１は第１人力バッ
ファセグメント３．１または４．１を参照するアドレス
のみを含み、第２ブロック２９．２は第２人カバソファ
セグメント３．２または４．２を含むように構成される
。

アト゛レス記憶ブロック３０．１〜３０．４はアドレス
記ｉブロック３１．１〜３１．４のブロック数１〜４を
含み、これら数を有するアドレス記憶ブロックは、出力
バッファ７または８の出力バッファセグメントにおける
、（切換えられた信号を入力させる）位置のアドレスを
含み、前記出力バソファーヒグメントは番号がアドレス
ブロックに相当する。

２つのルート記憶装置２２のアドレス記憶ブロックの位
置は１〜２０００ある。各ルート記憶装置において、対
応位置従って同数の位置の内容は唯一のタイムスロット
に相当するデータを形成する。

再び、第８図はアドレス記憶装置２９．３０．３１のア
ドレス記憶ブロックを示し、ここでタイムスロット８３
１０可能な内容は例示として示されている。このタイム
スロット内のアドレス記憶装置３０に生ずるシーケンス
による３３−− ブロック数（２、４、３、１，）は（４Ｘ４　）順列マ
トリックスを表わし、事実上、この１組のアドレス記憶
装置が実ルート記憶装置として使用きれると、該タイム
スロットに充当するスイッチングパターンを示す。

アドレス記憶装置２９．３０は、λ＝２０００、ｎ　＝
　４について第４図のテーブル内の欄１２．１４に直接
対応する。しかしアドレス記憶装置３１の内容は、アド
レス記憶装置３０内のブロック数により順列される、第
４図のテーブル内の欄１３の内容に対応する。

２０００位置のアドレス指定には１１ビツトだけ必要な
ことから、各語の残りの５ピツトはアドレス記憶装置２
９内のブロック数に使用され、それでアドレス記憶装置
２９．３０はｎ≦３２が組合される。しかし、アドレス
記憶が組合烙れるかどうかに拘らず、本発明の性格には
影譬を及はさす、ソフトウェアにわずかに及はすたけで
ある。

３４− 順列処理期間中にトラフィックインタレストに変化か生
じないとき、２つのルート記憶装置は内容か同一となる
。

一方、変化が生じた場合、それらは次の変形処理期への
切換え時に、実ルート記憶装置を形成することになるア
ドレス記憶装置に導入８れ、他のルー　ト記憶装置内の
アドレス記憶を用いて修正を行う。まず、データをなお
作業記憶装置２１に保持した前の周期の修正は、修正烙
れるべき、ルート記憶装置２２にも導入される。ついで
、修正は、電流変形処理期間中に作業記憶装置２１内に
受は入れた送信データに従って導入される。

前記修正処理は以下の接続インタレストを亥化させる上
記場合に従って行われる。

１、実信号接続は消去される３、送信データから、アト
−レス記憶装置２９．３１におけるアドレス記憶ブロッ
ク及びそれらが含むアドレスの数が引き出され、このア
ドレスは前記信号接続に属する。対応する入力バッファ
セグメントの信号のアドレスはアドレス記憶装置２９の
アドレス記憶ブロックにロックされる。前記アト゛レス
が生ずるタイムスロットにおいて、このアドレスと、ア
ドレス記憶装ｆｆｔ３１のアドレス記憶ブロックの同じ
タイムスロット内にあり、アドレス記憶装置３０で示さ
れる、信号行先の対応アドレスとは自由であることを特
徴とする。この１対のアドレスに属する、アドレス記憶
装置３０におけるスイッチングマトリックスの個数は消
去されない。しかし、対応するアドレス記憶ブロック数
により定まりかつ、擬似インタレスト記憶装置２３に記
録されろ、擬似インタレストマトリックスＢｐに見られ
る、マトリックス要素は１を増加させる。

２．１　　新たな信号接続を設定しなければならない。

送信データから、スイッチングマトリックス点のｈ列数
、例えばｉとｊｌ及び入力バッファ・出カバソファセグ
メントの信号アドレス、例えば、α１、ａｏが引き出さ
れ、そのアドレスはアドレス記憶装置２９．８１のアド
レス記憶ブロックに記録され、そのアドレス記憶ブロッ
クは前記数１１ｊにより定められる。（ｉ、ｊ）に対応
する、記憶装置２８における擬似インタレストマトリッ
クスＢｐの要素は〉０となる。これは、アドレス記憶装
置２９のアドレス記憶ブロック１の位置及びアドレス記
憶装置８１のアドレス記憶ブロックｊの位置が自由であ
るタイムスロットがあることを意味する。このタイムス
ロットはロックされ、アドレスα１　とα０が夫々前記
位置に記憶される。最後に擬似インタレストマトリック
スＢｐの要素が１だけ増加する（記憶装置２８）。

２．２　　新たな耕号接続が設定されねばならない。も
う一度、行列数ｉとｊ及び信号アドレスα、とαＯが送
信データから引き出される。ここで、擬似インタレスト
・マ）　ＩＪ〜３７− ツクスＢ、の要素（ｔ、ｊ）は二〇とはれる。アドレス
記憶装置２９のｉ番目のアドレス記憶ブロックにおいて
、アドレス記憶装置３１におけるアドレス記憶ブロック
にたいするレファレンス例えばｋ（すｊ）が属する自由
位置について探索が行わたる。この自由位置それ自身、
たと資ば、タイムスロットｔ２に現われる。アドレス記
憶装置３１の第ｊ番目のアドレス記憶ブロックにおいて
、アドレス記憶装置２９におけるアドレス記憶ブロック
にたいするレファレンス例えば１　（４ｉ　）が属する
自由位置について探索が行われる。この自由位置それ自
身、たとえば、タイムスロットｔ、に現われる。そこで
タイムスロットｔよと輸における列数の順列が互いに比
較される。位置を順列（行数９に維持しながら列数を、
２つのタイムスロット間の付属の（信号）アドレスと交
換することによって、一方のタイムスロットの自由位置
が他方へ移されることにより、その後、３８− ２つの自由位置は例えばタイムスロットｔ、になるり、
そこで列数がこれら自由位置へ与えられることにより、
ｉ番目の行の１つの自由位置は逆転して信号接続を求め
、さらに、タイムスロットｔ２とタイムスロットりが各
々、再び完全な列数１旧列を含むようにする。擬似イン
タレスト・マトリックスＢｐにおいて元の自由位置と対
応するを素（ｉ、ｋ）と（ｊ＋ｊ）はまたけ減じ、タイ
ムスロットｔよノ自由位置に対応する要素＜ｔＴｋ）は
１だけ増加される。タイムスロットｔ２と１．が同じ場
合、これら自由位置はすでに１つのタイムスロットにあ
り、それに応じて作動する。

新たな変形処理周期に切換わると、今修正されたアドレ
ス記憶はゲート回路２４によってバス２７．２８から切
り離される１、この新しい変形処理期におけるフレーム
周期中、これらアドレス記憶装置に信号の切換え特有の
ルート記憶装置として使用される。この目的のため、周
知の・・−ドウエアポインタ機構を設け、この機構は、
同数のアドレス位置、すなわち唯一のタイムスロットに
属するデル夕と同時にすべてのアドレス記憶ブロックに
おいて、中央クロックからの各パルスをうけて、順次示
す１．これも周知の他のハードウェア読み書き機構は、
入力バッファ３または４における対応の信号位置を同時
に示し、スイッチングマトリックス６のスイッチング点
を同時に設定し、さらに、出力バッファ７または８に同
時に指定される信号行先にたいし指示信号を同時に切換
える、前記信号を使用する。

スイッチング回路網がスピーチ路を切換えるのに使用さ
れる場合、戻り路は各行き路に属する。行き路とは別に
、この戻り路は逆転される。しかし、戻り路の外部タイ
ムスロットが行き路について対称的に割当てられる場合
には、インタレスト・マトリックスも構造が対称となる
ことにより、行き路用ルート記憶装置から戻り路のルー
ト記憶装置に所要の修正が直接導出される。これにより
修正プロセスがかなり加速される１゜

【図面の簡単な説明】

第１図は、時分割主義により作動するスイッチング装置
の構造を示すブロック線図を示し、第２図は特殊の擬似
インタレストマトリックスを示し、第３図は第２図によ
るマトリックスの変形例を示し、第４図はトラフィック
・イノタレストデータを記憶するテーブル構造を示し、
第５図は第６図に示すルート記憶装置の１つの詳細を示
す。 １・・・入力、　　２・・・制御信号認識装置、　　２
．４・・入力・（ソファ、　　５・・・制御装置、　　
６・・スイッチング・マトリックス、７，８・・・出力
バッファ、　　９・・・出力、　　１６・・・直並列コ
ンバータ、　　１９・・マイクロプロセッサ、４１− ２２・・・ルート記憶装置、　　２５・・・計数機構、
　　２７．２８・・・バス１゜ 特許出願人　オ　ラ　ン　ダ　国 代　　理　　人　　弁理士　　川　瀬　良　治　□同　
　　弁理士　　斉　藤　武　彦Ｉ１．−１゜１゛１　） ・ご：；（、：１．７ ４２− 手続補正書（方式） 昭和５７年１２月２８日 特許庁長官　若　杉　和　夫　殿 １、事件の表示 昭和５７年特許願第１６４１７７号 ２、発明の名称 スイッチング回路網を制御する方法及び装置３、補正ケ
する者 事件との関係　　符許出願人 名称オランダ国 願書に添付の手書き明細書 ６、補正の内容 別紙のとおシ手書き明細畳上タイプ浄書に補正した。 ただし、内容についての補正はない。 ５４４−

Claims (1)

1. 【特許請求の範囲】 ■、Ａ、被切換入り信号を記憶する多数の入力バッファ
   セグメントより成る入力バッファ、Ｂ、被切換信号を記
   録する等数の出力バッファセグメントより成る出力バッ
   ファ、Ｃ９入カバツフアと出力バッファとの間にスイッ
   チング路を形成したスイッチングマトリックス、及びり
   、多数の内側タイムスロットに分割され、１つ以上のス
   イッチング路が一時に実現される、各々が、フレーム周
   期である、一定周期に一度常に設定されるスイッチング
   路を周期的に設定する制御装置を備えるスイッチング回
   路網を制御する方法において、行の各々がスイッチング
   マトリックスの異なる列と通し接続されるように、多数
   の一定パターンの１つに従つて各内部タイムスロット中
   に、制御装置（５）がスイッチングマトリックス（６）
   を設定することを特徴とする、前記方法。 ２、特許請求の範囲第１項の方法において、遠隔通信信
   号の送信データから、入力数を有する入力バッファセグ
   メントの位置を示す、入力数を有する入力アドレスと、
   出力数を有する出力バッファセグメントの位置を示す、
   出力数を有する出力アドレスとが引き出され；得られた
   入力及び出力数から（接続）インタレストマトリックス
   が計算され；このインタレストマトリックスから、一連
   の順列マトリックスが計算され、その合計は少なくとも
   インタレストマトリックスよりな択順列マトリックスは
   、スイッチングマトリックスがセットされねばならない
   ことにより、スイッチングパターンを設定し、多数回ス
   イッチングマトリックスを使用して、せいぜい、各フレ
   ーム周期で内側タイムスロット数に達するようにし；各
   スイッチングパターンをセツトするデータは多数のルー
   ト記憶装置（２２）の１つに記録され；ルート記憶装置
   により制御され、充てんスイッチング路が各一定のスイ
   ッチングパターンにより連続的にセットされることを特
   徴とする、前記方法。 ＆　送信データを記録する記憶装置（１７）と、インタ
   レストマトリックス及び順列マトリックス全算出するマ
   イクロプロセッサと、スイッチングパターンからデータ
   全記録しかつ、これらデータの制御により、前記パター
   ンによるスイッチングマトリックス（６）ヲ経て入カッ
   （ツファ（８）の入カッくソファセグメントと出力バッ
   ファ（７）の出カッ（ソファセグメントとの間にスイッ
   チング路′ｔ−設定するルート記憶装置（２２）とを備
   え、内側タイムスロット数は少なくとも、入力バッファ
   ＣＢ）における入力セグメントの最大のものの信号記憶
   装置数と等しいこと全特徴とする装置。 ４．１￥ｊ許請求の範囲第８項に記載の装置において、
   スイッチング回路網において、入力バッファ（８）と出
   カッ（ツファ（７）とはツイン状に構成され、さらに、
   第１スイッチング手段は２つの入力バッファ（８と４）
   の機能及び２つの出力／くツファ（７と８）の機能全周
   期的に交換し、それで一方の入カバソファへの信号の記
   録、一方の出カッ（ツファへの切換え信号の読取り、及
   び前のフレーム周期中他方の入力／（ツファに記録され
   た・１４号の他方の出力〕（ツファへの切換えが平行に
   行えることを特徴とする、前記装置。 氏　特許請求の範囲第８項または第４項に記載の装置に
   おいて、ルート記憶装置（２２）はラン状に構成され、
   さらに第２スイツチング十段（２４，２５，２６）は新
   たなフレーム周期の始めに全フレーム周期後２つのルー
   ト記憶装置の機能を交換し、それでルート記憶装置の一
   方が実際に、信号を切換えるルート記憶装置として使用
   されると、他方は接続インタレストの変更により生じた
   修正全行うよう永久的に使用されることを特徴とする前
   記装置。