JPS5870486A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS5870486A JPS5870486A JP56169252A JP16925281A JPS5870486A JP S5870486 A JPS5870486 A JP S5870486A JP 56169252 A JP56169252 A JP 56169252A JP 16925281 A JP16925281 A JP 16925281A JP S5870486 A JPS5870486 A JP S5870486A
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- Japan
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- channel transistor
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- vdr
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路に係り、特に相補型金属酸化膜半導
体（０ＭＯ８）を入力回路に用いるメモリ回路に関する
。
体（０ＭＯ８）を入力回路に用いるメモリ回路に関する
。
第１図（ａ）〜（Ｃ）に、従来のメモリ回路の一例を示
す。アドレス信号Ａｔ、チップセレクト信号Ｃ８、デー
タ入力信号ＤＩＮ１ ライトイネーブル信号ＷＥは、そ
れぞれ３段のインバータ１１，１２．１３から成る入力
バッファ１０１に入力される。入力バッファ１０１は第
１図（ｂ）の如く構成される。バッファされた信号Ａｉ
’、 Ａｉ’から、アドレスデコーダ部１０２で所望メ
モリセルが選択される。ＤＩＮ制御部１０３、Ｉ）ｏｔ
ｒＴ制御部１０５は、それぞれデータの読出し、書込み
の制御を行う。又、前記メモリ回路に於て、Ｃ８信号が
ハイレベルの場合１０２．１０３．１０４．１０５の各
ブロックの電源電流は、データ保持に必要な成分だけに
なる。
す。アドレス信号Ａｔ、チップセレクト信号Ｃ８、デー
タ入力信号ＤＩＮ１ ライトイネーブル信号ＷＥは、そ
れぞれ３段のインバータ１１，１２．１３から成る入力
バッファ１０１に入力される。入力バッファ１０１は第
１図（ｂ）の如く構成される。バッファされた信号Ａｉ
’、 Ａｉ’から、アドレスデコーダ部１０２で所望メ
モリセルが選択される。ＤＩＮ制御部１０３、Ｉ）ｏｔ
ｒＴ制御部１０５は、それぞれデータの読出し、書込み
の制御を行う。又、前記メモリ回路に於て、Ｃ８信号が
ハイレベルの場合１０２．１０３．１０４．１０５の各
ブロックの電源電流は、データ保持に必要な成分だけに
なる。
前記メモリ回路に於て、電源電圧を下げてデータ保持を
行う場合を次に考える。第１図（ｃ）に示す入力バッフ
ァの初段インバータ１１を構成する。
行う場合を次に考える。第１図（ｃ）に示す入力バッフ
ァの初段インバータ１１を構成する。
ＰチャネルトランジスタＱｌ＋及びＮチャネルトランジ
スタＱｓｔの閾値電圧をそれぞれＶＴＰ、ＶＴＮ とす
ると、入力信号電圧がＶＴＮとＶｃｃ −Ｉ ＶＴＰ
ｌの間にある場合、前記インバータ１１に電源電流が流
れ、電力が消費される３、ところが、前記電力消費はデ
ータ保持に必要なものではない。前記インバータ１１の
電源電流を遮断するには、入力信号電圧をＶＴＮ以下、
成るいは、ＶＣＣ−ＩＶＴＰ １以上にしなければなら
１工い。
スタＱｓｔの閾値電圧をそれぞれＶＴＰ、ＶＴＮ とす
ると、入力信号電圧がＶＴＮとＶｃｃ −Ｉ ＶＴＰ
ｌの間にある場合、前記インバータ１１に電源電流が流
れ、電力が消費される３、ところが、前記電力消費はデ
ータ保持に必要なものではない。前記インバータ１１の
電源電流を遮断するには、入力信号電圧をＶＴＮ以下、
成るいは、ＶＣＣ−ＩＶＴＰ １以上にしなければなら
１工い。
一方、前記インバータ１２及び１３については各々の入
力レベルがＶｃｃ又はＧＮＤとなるので、電源電流は流
れない。
力レベルがＶｃｃ又はＧＮＤとなるので、電源電流は流
れない。
従−６て、前記メモリ回路で、電源電圧な下げ°〔デー
タを保持し、かつ、前記データ保持に不要な電力を抑え
るためには、Ｃ８信号以外の入力何月。
タを保持し、かつ、前記データ保持に不要な電力を抑え
るためには、Ｃ８信号以外の入力何月。
を■１°Ｎ以下、成るいはＶｃｃ−ＩＶＴＰＩ以上に、
Ｃ８信号をＶｃｃ −Ｉ ＶＴｐ １以上にしなければ
ならない、と言う欠点があった。
Ｃ８信号をＶｃｃ −Ｉ ＶＴｐ １以上にしなければ
ならない、と言う欠点があった。
本発明の目的は、電源電圧を下げるだけで、データ保持
に不要な電力を、自動的に遮断するメモリ回路を提供す
ることにある。
に不要な電力を、自動的に遮断するメモリ回路を提供す
ることにある。
本発明によるメモリ回路は、第一〇Ｐチャネルトランジ
スタと第一〇Ｎチャネルトランジスタから成るＣＭＯＳ
インバータと、ドレインを前記インバータの出力に接続
し、ゲートを電源（又まＧＮＤ）に接続し、ソースをＧ
ＮＤ（又は電源）に接続した、第二〇Ｎチャネルトラン
ジスタ（又は第二のＰチャネルトランジスタ）から構成
される入力回路を有し、前記第一のＰチャネルトランジ
スタ（又は前記第一〇Ｎチャネルトランジスタ）の閾値
電圧の絶対値が、データ保持可能な最小電源電圧値より
も大きいことを特徴とする。
スタと第一〇Ｎチャネルトランジスタから成るＣＭＯＳ
インバータと、ドレインを前記インバータの出力に接続
し、ゲートを電源（又まＧＮＤ）に接続し、ソースをＧ
ＮＤ（又は電源）に接続した、第二〇Ｎチャネルトラン
ジスタ（又は第二のＰチャネルトランジスタ）から構成
される入力回路を有し、前記第一のＰチャネルトランジ
スタ（又は前記第一〇Ｎチャネルトランジスタ）の閾値
電圧の絶対値が、データ保持可能な最小電源電圧値より
も大きいことを特徴とする。
次に、実施例に従い、本発明の詳細な説明する。
本発明の第一の実施例を図を使って説明する。
本実施例は、第１図の入力初段インバータ１１を第２図
の入力回路で置き換えたメモリ回路である。
の入力回路で置き換えたメモリ回路である。
ＰチャネルトランジスタＱｚ＋の閾値電圧をＶ’ＴＰ。
その他のＰチャネルトランジスタ及びＮチャネルトラン
ジスタの閾値電圧をそれぞれＶＴＰ ＶＴＮデータ保持
可能な最小電源電圧値をＶＤＲとすると、一般的にＶＤ
Ｒ＞ ＩＶＴＰ ｌ ｌ ＩＶＴＮＩが成り立つことは
明らかである。又、ＩＶ’ＴＰＩはＶＤＲよりも大きい
ように設定する。本実施例では、ＶＤ Ｒ＜ Ｖｃ ｃ
に於て、データ保持が可能であるが、特に、Ｖｎｎ ＜
Ｖｃｃ ＜ｌ Ｖ’Ｔ ｐ １に於ては、Ｐチャネル
トランジスタＱｎは、入力電圧の如何に拘わらず０ＦＦ
ｌ、ており、従って前記入力回路の電源電流を遮断でき
る。
ジスタの閾値電圧をそれぞれＶＴＰ ＶＴＮデータ保持
可能な最小電源電圧値をＶＤＲとすると、一般的にＶＤ
Ｒ＞ ＩＶＴＰ ｌ ｌ ＩＶＴＮＩが成り立つことは
明らかである。又、ＩＶ’ＴＰＩはＶＤＲよりも大きい
ように設定する。本実施例では、ＶＤ Ｒ＜ Ｖｃ ｃ
に於て、データ保持が可能であるが、特に、Ｖｎｎ ＜
Ｖｃｃ ＜ｌ Ｖ’Ｔ ｐ １に於ては、Ｐチャネル
トランジスタＱｎは、入力電圧の如何に拘わらず０ＦＦ
ｌ、ており、従って前記入力回路の電源電流を遮断でき
る。
次に、前記入力回路のＮチャネルトランジスタＱｕの動
作について説明する。Ｑｔｓのゲート電圧はＶＣＣであ
るので、Ｑ２ｓはＶｃｃ ＞ ＶＤｎ （＞ ＴＴＮ）
に於て常にＯＮＩ、ているので、Ｑ４１のドレインは接
地電圧にまで下がる。即ち、Ｑｕは、ＶＤ［Ｌ＜ＶＣＣ
（ＩＶ’ＴＰ＋に於て、前記入力回路の出力電圧を接地
電圧に下げる働きをする。
作について説明する。Ｑｔｓのゲート電圧はＶＣＣであ
るので、Ｑ２ｓはＶｃｃ ＞ ＶＤｎ （＞ ＴＴＮ）
に於て常にＯＮＩ、ているので、Ｑ４１のドレインは接
地電圧にまで下がる。即ち、Ｑｕは、ＶＤ［Ｌ＜ＶＣＣ
（ＩＶ’ＴＰ＋に於て、前記入力回路の出力電圧を接地
電圧に下げる働きをする。
又、前述の従来例では、データを保持する場合Ｃ８信号
をハイレベル、即ち、０８入力回路の初段インバータ１
１の出力電圧をロウレベルにする必要があった。本実施
例では、前記の如く、ＶＤｌｔ＜ Ｖｃｃ ＜ ＩＶ’
ＴＰ＋に於て、ＣＳ信号ルヘルが如何なる値であっても
、Ｃ８入力回路の初段インバータの出力電圧は接地電圧
になるので、Ｃ８信号をハイレベルにする必要はない。
をハイレベル、即ち、０８入力回路の初段インバータ１
１の出力電圧をロウレベルにする必要があった。本実施
例では、前記の如く、ＶＤｌｔ＜ Ｖｃｃ ＜ ＩＶ’
ＴＰ＋に於て、ＣＳ信号ルヘルが如何なる値であっても
、Ｃ８入力回路の初段インバータの出力電圧は接地電圧
になるので、Ｃ８信号をハイレベルにする必要はない。
以上の如く、本実施例は、ＭｃｃをＶｎｎ ＜ Ｍｃｃ
（ＩＶＴＰ’ Ｉの範囲に設定するだけで、Ｃ３（ｉ号
を５− 含めて、入力信号電圧の如何に拘らず、データ保持以外
の不要な電力を遮断して、データ保持をすることができ
る。
（ＩＶＴＰ’ Ｉの範囲に設定するだけで、Ｃ３（ｉ号
を５− 含めて、入力信号電圧の如何に拘らず、データ保持以外
の不要な電力を遮断して、データ保持をすることができ
る。
本発明の第二の実施例を、図面を使って説明する。本実
施例は、第１図の回路に於て、入力初段インバータ１１
を第３図の入力回路で置き換えたメモリ回路である。本
実施例に於て、Ｑ９２の閾値電圧Ｖ’Ｔ Ｎは、前記メ
モリ回路のデータ保持可能な最小電源電圧ＶＤＲよりも
太きいとする。本実施例は、ＶＤＲ＜ ＶＣＣ＜ Ｖ’
ＴＮに於て、入力電圧の如何に拘わらず、データ保持以
外の不要な電力を遮断して、データ保持をすることがで
きる。
施例は、第１図の回路に於て、入力初段インバータ１１
を第３図の入力回路で置き換えたメモリ回路である。本
実施例に於て、Ｑ９２の閾値電圧Ｖ’Ｔ Ｎは、前記メ
モリ回路のデータ保持可能な最小電源電圧ＶＤＲよりも
太きいとする。本実施例は、ＶＤＲ＜ ＶＣＣ＜ Ｖ’
ＴＮに於て、入力電圧の如何に拘わらず、データ保持以
外の不要な電力を遮断して、データ保持をすることがで
きる。
第４図（ａ）〜（ｃ）は、本発明の第三の実施例である
。
。
本実施例に於て、Ｃ８信号の入力バッファ４０２は第１
図（Ｃ）に示され、ＰチャネルトランジスタＱ４１の閾
値電圧Ｖ’Ｔ ＰＯ絶対値は、本実施例のデータ保持可
能な最小電源電圧値ＶＤＲよりも大きいとする。
図（Ｃ）に示され、ＰチャネルトランジスタＱ４１の閾
値電圧Ｖ’Ｔ ＰＯ絶対値は、本実施例のデータ保持可
能な最小電源電圧値ＶＤＲよりも大きいとする。
又、Ｃ８信号以外の各々の入力信号の入力バッファ４０
１は第４図（ｂ）の如くであり、その初段回路は、前記
入力信号とＣ８１１信号とのＮＡＮＤ回路で ６− ぁす、Ｃ＋ｊ カハイレベル、即ち、Ｃ８■がロウレベ
ルの場合は、前記初段回路の電源電流は遮断される３、
Ｋって、ＶＣＣをＶｏｌｔ ＜ Ｖｃｃ ＜ Ｉ Ｖ’
ＴＰ ｌの範囲に設定するだけで、データ保持に不要な
電力を遮断して、データ保持をすることができる。
１は第４図（ｂ）の如くであり、その初段回路は、前記
入力信号とＣ８１１信号とのＮＡＮＤ回路で ６− ぁす、Ｃ＋ｊ カハイレベル、即ち、Ｃ８■がロウレベ
ルの場合は、前記初段回路の電源電流は遮断される３、
Ｋって、ＶＣＣをＶｏｌｔ ＜ Ｖｃｃ ＜ Ｉ Ｖ’
ＴＰ ｌの範囲に設定するだけで、データ保持に不要な
電力を遮断して、データ保持をすることができる。
以上述べたように、本発明は低電圧データ保持に於て、
入力信号（／ベルの制イ叶をすること７ｒ、 ＜、デー
タ保持に不要な電力の遮断を実現するものである。
入力信号（／ベルの制イ叶をすること７ｒ、 ＜、デー
タ保持に不要な電力の遮断を実現するものである。
又、前記各実施例に限らず、不発１ｐｊの主旨を７ｆｔ
ｄたす独々の応用例が可能であることばも”５までもな
い。
ｄたす独々の応用例が可能であることばも”５までもな
い。
第１図（ａ）〜（ｃ）は従来例を示す回路図、第２図は
本発明の第一の実施例を示す部分回路図、第３図は同じ
く第二の実施例を示す部分回路図、第４図（ａ）〜（ｃ
ｌは同じく第三の実施例を示す回路図である。 １１．１２，１３・・・・・・インバータ、１０１・・
・・・・入力バッファ、１０２・・・・・・アドレスデ
コーダ部、１０３・・・・・・ＤＩＮ制御部、１０４・
・・・・・メモリマトリックス部、１０５−− Ｄｏｔ
ｒｌ・制御部、４０１，４０２・・・・・・入力バッフ
ァ、４０３・・・・・・アドレスデコーダ部、４０４・
・・・・・ＤＩＮ制御部、４０５・・・・・・メモリ七
ルマトリソクス部、４０６・・・・・・ＤＯＵＴ制御部
。 ７ｔθ４ （久） 第 １ ５３１ − −−− 、．７１０＋ 第２図 第３図 第４１
本発明の第一の実施例を示す部分回路図、第３図は同じ
く第二の実施例を示す部分回路図、第４図（ａ）〜（ｃ
ｌは同じく第三の実施例を示す回路図である。 １１．１２，１３・・・・・・インバータ、１０１・・
・・・・入力バッファ、１０２・・・・・・アドレスデ
コーダ部、１０３・・・・・・ＤＩＮ制御部、１０４・
・・・・・メモリマトリックス部、１０５−− Ｄｏｔ
ｒｌ・制御部、４０１，４０２・・・・・・入力バッフ
ァ、４０３・・・・・・アドレスデコーダ部、４０４・
・・・・・ＤＩＮ制御部、４０５・・・・・・メモリ七
ルマトリソクス部、４０６・・・・・・ＤＯＵＴ制御部
。 ７ｔθ４ （久） 第 １ ５３１ − −−− 、．７１０＋ 第２図 第３図 第４１
Claims (1)
- 第一〇Ｐチャネルトランジスタと第一〇Ｎチャネルトラ
ンジスタとを有するインバータと、ドレインを前記イン
バータの出力に接続し、ゲートを電源の一方に接続し、
ソースを電源の他方に接続した、第二のトランジスタか
ら構成される入力回路を有し、前記第一〇Ｐチャネル又
は第一〇Ｎチャネルトランジスタの閾値電圧の絶対値が
、データ保持可能な最小電源電圧値よりも大きいことを
特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169252A JPS5870486A (ja) | 1981-10-21 | 1981-10-21 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169252A JPS5870486A (ja) | 1981-10-21 | 1981-10-21 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870486A true JPS5870486A (ja) | 1983-04-26 |
| JPS6120079B2 JPS6120079B2 (ja) | 1986-05-20 |
Family
ID=15883059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169252A Granted JPS5870486A (ja) | 1981-10-21 | 1981-10-21 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870486A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2600809A1 (fr) * | 1986-06-24 | 1987-12-31 | Eurotechnique Sa | Dispositif de detection du fonctionnement du systeme de lecture d'une cellule-memoire eprom ou eeprom |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142876U (ja) * | 1986-03-05 | 1987-09-09 |
-
1981
- 1981-10-21 JP JP56169252A patent/JPS5870486A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2600809A1 (fr) * | 1986-06-24 | 1987-12-31 | Eurotechnique Sa | Dispositif de detection du fonctionnement du systeme de lecture d'une cellule-memoire eprom ou eeprom |
| US4908799A (en) * | 1986-06-24 | 1990-03-13 | Thomson Composants Militaires Et Spatiaux | Device to detect the functioning of the read system of an EPROM or EEPROM memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6120079B2 (ja) | 1986-05-20 |
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