JPS5869494A - 回転磁界機内の磁束を模擬する方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、回転磁界機内の磁束の各成分を形成するため
に回転磁界機の固定子巻線のある相における端子電圧か
ら同一相の抵抗による電圧降下分を差引いた電圧が積分
され、この得られた積分値から同一相におけるリアクタ
ンスによる電圧降下の積分値が減算されることにより回
転磁界機の固定子の少なくとも２相の端子ｌ圧および線
電流から回転磁界機内の磁束を模擬する方法およびその
方法を実施するための装置に関するものである。

この種の方法は昭和５５年特許出願公開第２３７９９号
公報により公知である。

回転磁界機を制御するためにはしばしば実際値として回
転磁界機内の磁束の絶対値と位相とが必要になる。すな
わち、回転磁界機内の磁束とこの磁束に垂直な電流成分
との積である回転磁界機のトルクがそれらから求められ
る。回転磁界機内磁束の、例えば磁気センサや測定コイ
ルによる直接検出は困難である。というのは、この種の
センサは通常の回転電機には設けられていないからであ
る。そのため前記の特許出願公開公報によれば、回転磁
界機内磁束はその２相の端子電圧および線電流から演算
回路を用いて求められている。この演算回路は回転磁界
機の電圧モデル゛と称している。

そこでは、回転磁界機巻線内の誘起電圧ｕ１は磁束φの
変化と当該巻線の巻数Ｗに比例するという事実から出発
している。つまり、 ｕｉ＝Ｗう（ 磁束は回転磁界機の巻線に誘起される電圧を積分するこ
とによって求められる。しかし、回転磁界機の端子電圧
は誘起電圧ｕｉ　のほかに、固定子の抵抗による電圧降
下分および固定子の漏れインダクタンスによる電圧降下
分をも含んでいる。したがって、これらの電圧降下分を
電子回路的に模擬して端子電圧から差引くことにより電
圧降下を修正している。

このような演算回路は今のところ専らアナログ的に実現
される。しかし、ディジタル計算装置との協調という観
点からすれば、演算回路のディジタル化が有利である。

その理由は、ディジタル化すること番÷よって信号交換
が簡単になり、かつ磁束の演算が部分的に特別な回路素
子を用いることなくディジタル計算装置により可能とな
るからである。

電圧モデルのディジタル化は従来端子電圧のアナログー
デイジタル変換に困難があったため失敗している。すな
わち、端子電圧のセンシングおよびアナログ−ディジタ
ル変換に際して、低速回転域で許容できない大きな誤差
が生ずる。このことは、一つには、低速回転では端子電
圧が非常に小さくなり、そのためアナログ−ディジタル
変換器のステッピングがすでに大きな誤差の原因となる
というところから生ずる。他方、端子電圧が急峻な転流
パルスを含み、これは特に低速回転では端子電圧の基本
波に比して極めて高い。しかし、この転流パルスはアナ
ログ−ディジタル変換器によるセンシングの際は偶然に
しか現れない。ところが、センシング時点が転流パルス
に一致すれば、続く積分の際に過大な積分値が得られる
ことになるし、転流パルスが捕捉されないと、過小な積
分値が得られることになる。演算回路に含まれる積分器
はアナログ−ディジタル変換におけるあらゆる誤差を積
分するので、非常に速く誤った値が生じる。

したがって本発明の目的は、センシング誤差を伴うこと
なくディジタル量によって実施できる、回転磁界機内の
磁束模擬方法を提供することにある。

この目的は本発明によれば、回転磁界機内磁束の模擬を
、所属のディジタル評価システムのセンシング周期内で
ディジタル化され、平均化された端子電圧および線電流
の値を用いて行い、積分はその平均化された値の合計と
、センシング周期との乗算によって行うことによって達
成される。

本発明の方法によれば、前述の理由から誤差を含む端子
電圧ないし線電流のディジタル化された瞬時値を用いる
ことなく、それのディジタル化された平均値を用いるの
で、ティジタルセンシングの際に起こる誤差の積算の問
題が無くなる。すなわち平均値の形成にはアナログ−デ
ィジタル変換の前に置き換えられた測定値の積分がすで
に含まれている。したがって転流パルスのセンシングお
よび低い端子電圧の処理の問題が解消される。ディジタ
ル化された値を積分するにはそれを単に合計しなければ
ならない。

合計はディジタル遅延ユニットを用いて簡単に実現でき
、その場合、その遊び時間はディジタル評価システムの
センシング周期に等しく、・またその入力端には遅延ユ
ニットの出力電圧と端子電圧のディジタル化された平均
値から回転磁界機の抵抗電圧降下を差引いたも・のとの
和が加わる。

ディジタル遅延ユニットはディジタルメモリとし、その
セット入力端はディジタル評価システムのマスタクロッ
クに対しずらされたトラ？スフアクロツクで制御するよ
うにすると有利である。そうすることによって遅延ユニ
ットは市販のディジタルメモリを用いて簡単に実現する
ことができる。

端子電圧および線電流のディジタル化された平均値を形
成するために、これらの端子電圧および線電流はそれぞ
れ積分型アナログ−ディジタル変換器を介して第１のデ
ィジタルメモリに入力され、その出力端はディジタル減
算器の第１の入力端および第２のディジタルメモリに接
続され、さらに第２のディジタルメモリの出方端はディ
ジタル減算器の第２の入力端に接続され、ディジタル減
算器の出力端は第３のメモリの入力端に接続され、この
第３のメモリの出力端には所望の平均化されディジタル
化された値が生じ、しかもディジタル評価システムの各
クロックパルス周期内でまず第１のメモリが、次いで第
３のメモリが、そして最後に第２のメモリがそれぞれセ
ットパルスを受取る。こうすることによって端子電圧お
よび線電流の平均値の形成も、市販の簡単な回路部品を
用いて可能になる。

積分型アナログ−ディジタル変換器は電圧周波数変換器
とこれに後置されたカウンタとから構成すると有利であ
る。

電圧周波数変換器には加算器が前置され、その加算器の
第１の入力端には被変換量が、また第２の入力端には移
相電圧が入力され、その移相電圧は端子電圧の負の最大
値よりも大きく、かつディジタル評価システムのセンシ
ング周期内でａ置のカウンタを動作させるように選定さ
れている。こうすることにより、移相電圧に基づいてカ
ウンタ容量は正確に一度カウントされる。この構成によ
れば電圧−周波数変換器は正の値のみを処理しなければ
ならない。

次に図面を参照して本発明をさらに詳述する。

まず本発明方法の数学的々原理を説明する。前述の特許
出願公開公報にすでに開示されているように、回転子内
の磁束の各成分を得るために、固定子の端子電圧の対応
する成分から抵抗による電圧降下を差引き、その差を積
分し、その積分値からさらにリアクタンスに社る電圧降
下の積分値を差引く。すなわち、 ただし、 回転磁界機の固定子のＲ相ないしＳ相の方向における回
転子磁束の成分、 １□Ｒ１１□Ｓ：固定子のＲ相ないしＳ相の固定子電流
の成分、 ＵＩＲ，Ｕ工Ｓ：　固定子のＲ相ないしＳ相の固定Ｐ端
子電圧、 Ｒ１ニー次巻線抵抗である。

ｂｌおよびｂ２　は次式で表わされるものを簡略表示し
たものであって、これらは回転磁界機の回転電機方程式
から導かれる。

ασ１・ασ２ ｂ１＝Ｑσ、十Ｑσ２　＋３／４　Ｑ　　　　　　”だ
だ腰 ２σ１ニー次漏れインダクタンス ２σ２：二次漏れインダクタンス ｑ　：主インダクタンス 式（１）〜（４）は例えば前述の特許出願公開公報によ
って公知のアナログ型の電圧モデルに基づいている。第
１図は、この公知のアナログ型電圧モデルのブロック図
を示すものである。固定子のＲ相およびＳ相の端子電圧
ＵＲ，ＵＳはそれぞれ係数掛算器７，８を介してアナロ
グ減算器９．１０の第１の入力端に人力される。固定子
のＲ相およびＳ相の電流ｊＨ，ｊｓ　はそれぞれ係数掛
算器５，６を介して減算器９．１０の第２の入力端に人
力される。式（１）　、　（２）に対応して係数掛算器
７．８の係数はｂ２に、また係数掛算器５，６の係数は
ｂ２Ｒ工に設定される。したがって、減算器９．ＩＯに
よってｂ２ＵＲ−ｂ２Ｒ１’Ｒ１ｂ２ＵＲ−ｂ２Ｒ１’
Ｓが形成される。減算器９，１０の出力信号は積分器１
９．２０に人力され、積分器１９．２０は式（１）　、
　（２）に相応して上述の差を積分する。積分器１９．
２０の出力端は第２のアナログ減算器１７゜１８の第１
の入力端に接続されている。電流■Ｒ９ｌ５は係数掛算
器１５　、’１６を介して減算器１７゜１８の第２の入
力端に入力されている。係数掛算器１５．１６の係数は
それぞれｂｌに設定されており、その結果、式（１）　
、　（２）に対応して積分から値ｂ１ｉＲ，ｂ１ｉｓが
減算される。このようにして式（１）　、　（２）はア
ナログ演算回路に移される。しかし、すでに述べたよう
に、第１図のブロック図による方法はディジタル的に実
施するには適当でない。

というのは、特に端子電圧ＩＪＲ、ＵＳのディジタル化
の際に大きな誤差を伴い、それか積分器１９゜２０によ
って積分されるからである。この理由から、すでに積分
された値を用いて動作する、回転磁界機内磁束の模擬方
法が見出されなければならない。そのためには式（１）
　、　（２＞において積分がますモ均値の和によって置
換される。

ただし、νはセンシング周期の通し番号である。

式（５）　、　（６）は正確な電圧モデルを表わすもの
である。今や瞬時値ＩＲ，Ｉｓはこれを所属のディジタ
ル評価システムのクロック周期にわたって平均された値
によって置換される。クロック周期は一般に極めて短い
ので、それによって生ずる誤差はわずかである。簡単の
ため線電流ｉ　Ｒ、ｉ　ｓおよび端子電圧ＵＲ１ＵＳの
平均値をそれぞれ横線を付けて「Ｒ１ｌ５．ＶＲ９ｖｓ
で表わせばφＲ１φＳは次のように表現することができ
る。

φＲ”　−ｂｌ　’　Ｒ（ν） ＋ｂ２ＴΣ　ＣＵＲ（ν）−Ｒ１’Ｒ（ν））　　　、
　　　（７）ν＝０ φＢ＋−ｂ工〒Ｓ（ν） ＋ｂ２ＴΣ　［Ｕｓ（ν）−Ｒｌｉ　ｓ＜ν））　　　
　　（８）ν＝０ （１５） 第２図は式（７）　、　（８）を実現するブロック図を
示すものである。ここで線電流１Ｒ２Ｉｓおよび端子電
圧ＵＲ９ｌＪｓ　は後で改めて詳述する平均値形成器１
〜４に入力され、この平均値形成器はそれからを形成す
る。ディジタル化された線電流ｉＲ，ｉｓの平均値！　
Ｒ、！　ｓ　　は係数掛算器５．６を介して減算器９　
、１０の入力端Ｚ２に入力される。この減算器９，１０
は、第１図のアナログ回路の減算器９．１０とは異なり
、ディジタル的に動作する。

＠Ｔ電圧Ｕ　Ｒ、Ｕ　Ｂ　　のディジタル化された平均
値ＩＪＲ１ＵＳ　は、この実施例では、減算器９，１０
の入力端Ｚ０に直接入力される。アナログ型電圧モデル
の場合の積分器１９．２０は、加算器１１と遅延ユニッ
ト１３、加算器１２と遅延ユニット１４からそれぞれ構
成される合算回路によって置換されている。式（７）　
’、　（８）に従って必要とされる係数ｂ２Ｔとの掛算
は減算器９，１０と加算器１１．１２との間に挿入され
た係数掛算器７．８によって行われる。係数掛算器７，
８はすでに係数ｂ２　を含んでいるので、係数掛算器５
．６は、アナログ電圧モデルと異なり、係数Ｒ工のみに
設定される。ディジタル係数掛算器１５．１６および減
算器１７゜１８は、アナログ型の係数掛算器１５．１６
および減算器１７．１８に対応している。

次に第３図を参照して加算器１１．１２および遅延ユニ
ツ）１３．１４から成る合算回路の作用について説明す
る。この回路の目的は、すでに述べたように、減算器９
，１０の出力端に生ずる、各クロック周期に亘って平均
される線電流ｌＲ９１ｓおよび端子電圧ＵＲ、Ｕ　３の
値の差を合計することにある。例えば減算器９の出力端
に、第３図にＵ９で示されている信号が生ずるものと仮
定する。また、す、３で示される遅延ユニット１３の出
力信号はまず零であるものとする。そ１れ故、Ｕよ、で
示される加算器１１の出力信号はまず信号Ｕ９に一致す
る。所属のディジタル評価システムのクロック周期に一
致する遅延ユニット１３の遊び時間Ｔｔが経過すると、
その入力信号も出力端に現われ、加算器１１で信号Ｕ、
に加算される。このようにして、遊び時間Ｔ、が経過す
ると、第２のクロック周期中に生ずる信号Ｕ９は第１の
クロック周期中に生ずる信号Ｕ、に加算される。さらに
遊び時間Ｔ１　が経過すると、合算された信号は再び遅
延ユニット１３の出力端に現われ、再び加算器１１に帰
還される。かくして第３のクロック相において再び信号
Ｕ、の加算が行われ、それは遊び時間の３番目の経過後
に遅延ユニット１３の出力端にも現われる。信号Ｕ、が
零に彊ると、遅延ユニット１３の出力信号はその値を保
持する。したがって、加算器１１と遅延ユニット１３、
あるいは加算器１２と遅延ユニット１４から構成される
回路により、センシング周期内に得られた端子電圧ＵＲ
，ＵＳ　　および線電流ｉＲ，ｉ３　のディジタル化さ
れＰＩされた値の所望の合算が行われる。

遅延ユニツ）１３．１４は、第４図の実施例が示すよう
に、例えばディジタルメモリによって構成することがで
き、そのセット入力端は所属のディジタル評価システム
のクロックパルス発信器ＴＧにより遅延回路Ｖｌを介し
て制御される。すなわち、クロックパルス発信器ＴＯの
各クロック後の短い時間にメモリ１．３の入力端に生ず
る信号はメモリ１３内へ受は取られ、その結果所望の遊
び時間特性が正確に達成される。その場合、遊び時間は
クロッ、汐パルス発信器ＴＯのクロック周期に一致する
。クロックパルス発信器ＴＯのクロックに対するメモリ
１３内への受は取りの遅れは、同じクロックに行われる
入力信号の平均値形成が受は取ケ指令の際遮断されるよ
うにするため必要である。

第５図は平均値形成回路１〜４の一具体例を示すもので
ある。ここで入力信号、列えば線電流ＩＲは積分型アナ
ログ−ディジタル変換器１ａのアナログ入力端に入力さ
れる。このアナログ−ディジタル変換器１ａのディジタ
ル出力端には入力信号ｉＢの積分されディジタル化され
た値が現われる。

たって平均された値を形成するために、連続する２つの
クロックの際の入力信号ＩＲの積分値の差を形成しなけ
ればならない。そのため積分型アナロクーテイジタル変
換器１ａのディジタル出力端はメモリ１ｂの゛メモリ入
力端に接続されている。

メモリ１しのセット入力端に接続されているクロックパ
ルス発信器ＴＯの各クロックにより、入力される信号は
メモリ１３内に受は取られる。メモリｔｂの出力端はメ
モリ１ｃのメモリ入力端、および減算器１ｄの入力端に
接続されている。メモＵ　１　ｃの出力端は減算器１ｄ
の第２の入力端に接続されている。クロックパルス発信
器ＴＧは互いに直列に接続されている２組の遅延回路Ｖ
ｌ、Ｖ２を介してメモリＩＣのセット入力端に作用する
。

メモリＩＣは遅延回路Ｖｔ　、Ｖ２の遅延時間の経過後
はじめてメモＩＪ　１　ｂの内容を受は取るので、メモ
リＩＣはクロックの発生時なお古い入力値を持っている
。これに対してメモＩＪ　１　ｂは早くも新しい入力値
にセットされる。そのため減算器１ｄの出力端には新し
いクロッグ周期内の入力値とその前のクロック周期内の
入力値との差が現われる。

減算器１ｄの出力端はもう一つのメモリ１ｅのメモリ入
力端に情続されており、そのセット入力端。

は遅延回路■１の出力端に接続されている。この結線に
よりメモリ１ｅは遅−延時間の経過後積分値の所望の差
を受は取る。遅延回路■１は、メモリ１ｅに差を記憶す
る前にメモリ１ｂを新しい入力値にセットするのを保証
するために必要である。

所望の差がメモリ１ｅに記憶された後、遅延回路ｖ２の
遅延時間の経過後メモＩＪ　］　Ｃが新しい値にセット
される。メモリ１ｅの出力信号は係Ｗ１１／Ｔの係数掛
算器１ｆによって評価される。係数掛算器１ｆの出力端
にはクロック周期にわたって平均された入力信号の所望
のディジタル化された値が生ずる。

しかし又、積分型アナログ−ディジタル変換器は、入力
電圧をセンシング周期にわたって平均した値を出力側に
形成する集積回路の形の積分型アナＵ　り−ディジタル
変換器を用いることもできる。

それ故、各平均値形成器１〜４に対して集積回路を用い
ることができる。

第６図は積分型アナログ−ディジタル変換器ｌａの一実
施例を示すものである。変換されるべき信号、例えば線
電流ＩＲは電圧周波数変換器１ｇの入力端に導かれ、こ
の変換器１ｇの出力側にカウンタ１ｈが接続されている
。カウンタ１ｈにより電圧周波数変換器１ｇのパルスが
合算される、すな′わち人力信号ｉＲのディジタル積分
が形成される。この積分型アナログ−″ディジタル変換
器によって、転流パルスも積分値形成の際に一緒にとら
えられる０とが保証される。さらにｔ圧周波数変換器１
ｇは、通常のアナログ−ディジタル変換器のように、小
さな入力値の際の変換精度を低下させるステップを持っ
ていない。

附加的な対策を講じない場合、電圧周波数変換器ｉｇは
正の入力値および負の入力値を処理しなければならない
。それに対して　人力信号が第６図に破線で示されてい
る加算器ＩＩを介して人力される場合には、正の値のみ
を処理する電圧周波数変換器１ｇですますことができる
。その場合、加算器１■の第２の入力端には、入力信号
の負の最大値よりも大きな信号が加わる。こうすること
によって電圧周波数変換器１ｇの電圧入力端には常に正
の信号が加わる。加算器１１の第２の入力端に加わる値
はさらに、ディジタル評価システムのセンシング周期内
で後置カウンタ１ｈの動作をひき起こす、すなわちカウ
ンタ１ｇのカウント容量を正確に−゛度カウントしつく
すように選定される。かくして入力信号に加えられた信
号がカウント内容に変化を来たさないようにすることが
できる。

本発明の方法は第２図のブロック図に従い部分的にソフ
トウェア的に実現することもできる。ノ・−ドウエアと
しては例えば第６図の積分型アナログ−ディジタル変換
器しか必要としない。かくして、以上述べた本発明の方
法は特に計算機制御の制御装置に対して有利に適用する
ことができ、その場合、ハードウェアのための費用は極
端に減少させることができる。

【図面の簡単な説明】

第１図は従来の方法を実施するための装置のブロック図
、第２図は本発明方法を実施するための装置のブロック
図、第１図は第２図の装置の動作を説明するためのタイ
ムチャート、第４図は第２図における遅延ユニットの一
興体例を示すブロック図、第５図は第２図における平均
値形成回路の一具体例を示すブロック図、第６図は第２
図における積分型アナログ−ディジタル変換器の一構成
例を示すブロック図である。 φＲ９φＳ　・・・回転磁界機内の磁束、Ｕ　Ｈ，、Ｕ
　Ｓ・・・端子電圧、ｉｉ　　・・・線電流、１〜４・
・・平均、　　　ＲＩ　Ｓ 値形成器、５〜８，１５．１６・・・係数掛算器、９゜
１０．１７．１８・・・減算器、１１．１２・・・加算
器、１３．１４・・・ディジタル遅延ユニット。

Claims (1)

1. 【特許請求の範囲】 １）回転磁界機内の磁束の各成分を形成するために回転
   磁界機の固定子巻線のある相における端子電圧から同一
   相の抵抗による電圧降下分を差引いた電圧が積分され、
   この得られた積分値から同一相におけるリアクタンスに
   よる電圧降下の積分値が減算されることにより回転磁界
   機の固定子の少なくとも２相の端子電圧および線電流か
   ら回転磁界機内の磁束を模擬する方法において、回転磁
   界機内磁束の模擬を、所属のディジタル評価システムの
   センシング周期内でディジタル化され、平均化された端
   子電圧および線電流の値を用いて行い、前記積分は前記
   平均化された値の合計と、前記センシング周期との乗算
   によって行うことを特徴とする回転磁界機内の磁束を模
   擬する方法。 ２）ディジタル評価システムのセンシング周期内でディ
   ジタル化され、平均化された回転磁界機の固定子巻線の
   少くとも２相における端子電圧および線電流の値の合計
   はディジタル遅延ユニットによって行われ、このディジ
   タル遅延ユニットの遊び時間は前記ディジタル評価シス
   テムのセンシング周期に等しく、このディジタル評価シ
   ステムの入力端には前記ディジタル遅延ユニットの出力
   電圧と、前記端子電圧のディジタル化された平均値から
   回転磁界機の抵抗による電圧降下分を差引いたものとの
   和が人力されることを特徴とする回転磁界機内の磁束を
   模擬する装置。 ３）各ディジタル遅延ユニットはディジタルメモリであ
   り、このディジタルメモリのセット入力端は前記ディジ
   タル評価システムのマスタクロックに対しずらされたト
   ランスファクロックで制御されることを特徴とする特許
   請求の範囲第２項記載の装置。 ４）端子電圧および線電流の平均化されディジタル化さ
   れた値を形成するために、前記端子電圧および線電流は
   それぞれ積分型アナログ・ディジタル変換器を介して第
   １のディジタルメモリに入力され、この第１のディジタ
   ルメモリの出力端はディジタル減算器の第１の入力端お
   よび第２のディジタルメモリに接続され、この第２のデ
   ィジタルメモリの出方端は前記ディジタル減算器の第２
   の入力端に接続され、このディジタル減算器の出方端は
   第３のメモリの入力端に接続され、この第３のメモリの
   出力端には所望の平均化されディジタル化された値が生
   じ、しかも前記ディジタル評価システムの各クロック周
   期内でまず第１のメモリが、次いで第３のメモリが、そ
   しテ最後に第２のメモリがそれぞれセットパルスを受取
   ることを特徴とする特許請求の範囲第２項または第３項
   記載の装置。 電圧周波数変換器とこれに後置されたカウンタとから成
   っていることを特徴とする特許請求の範囲第４項記載の
   装置。 ６）　前記電圧周波数変換器には加算器が前置され、こ
   の加算器の第１の入力端には被変換量が、また第２の入
   力端には移相電圧がそれぞれ入力され、前記移相電圧は
   、前記端子電圧の負の最大値よりも大きく、かつ前記評
   価システムのセンシング周期内で後置のカウンタを動作
   させるように選定されていることを特徴とする特許請求
   の範囲第５項記載の装置。