JPS5854394B2 - Ｃｒｔ表示装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、ラスク走査型ＣＲＴ表示装置におけるフリッ
カ低減装置に関する。

容易に得られるリフレッシュ速度でＣＲＴ表示スクリー
ンのフリッカを低減する一般的方法は、像の１つのフレ
ームを２つのフィールドで表示するようにし、第１のフ
ィールドに奇数番目のラスク線を含ませ、第２のフィー
ルドに偶数番目のラスク線を含ませるいわゆる”インタ
レース″を使用する方法である。

第１フイールドの像が第２フイールドの像によって増強
され、迅速にリフレッシュされるとＣＲＴ螢光体の残光
性が限られていても安定な像が得られる。

かかる方法によれば、フリッカ周波数はフレーム周波数
からフィールド周波数に高められ、目に対するちらつき
が少くなる。

このインタレースの利点を完全に得るためには、表示像
は２つの飛越フィールドに等しく分布されなげればなら
ない。

例えば像が複数の画素によってスクリーン上に示される
データ表示のような場合には、像の非ランダム性により
インタレースの効果は減少する。

、すなわち、この場合、２つのフィールド間の画素の分
布が均等でなくなり、フリッカ周波数がフレーム周波数
となって、フリッカを目で認識できるようになってしま
う。

この問題点を解決するために、種々の方法が採用されて
きた。

２つの飛越フィールドのエネルギ量の均等化を図る一つ
の方法は“二重ドツト方法（ｄｏｕｂｌｅ ｄｏｔｔｉ
ｎｇ ） ”として知られている。

この方法では、表示像中の文字を形成する各水平ストロ
ークが２本のラスタ走査ライン（一方の飛越フィールド
の１本のラスタ走査ラインと他方の飛越フィールドの１
本のラスタ走査ライン）によって発生されるように各フ
ィールドの情報内容が重複させられる。

このフリッカ低減装置は、垂直走査方向に画素が重複す
るので表示像の文字が比較的大きくなってしまうか、あ
るいは解像度が落ちるという欠点がある。

これらの欠点は、解像度が落ちることなく小さな文字を
表示できる能力を要求する最近の可視表示装置のユーザ
にとって容認できるものではない。

Ｉ ＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅ ＢｕｌｌｅｔｉｎＶｏｌ、２１、＆４、Ｓｅｐｔｅ
ｍｂｅｒ １９７８の第１６７３頁に掲載されたＢ
、Ｆ 、 Ｄｏｗｄｅｎの” Ｒｅｄｕｃｔｉｏｎ ｏ
ｆ Ｆ １ｉｃｋｅｒ ｉｎ ＩｎｔｅａｌａｃｅｄＣ
ＲＴ ｄａｔａ ｄｉｓｐｌａｙ ”という題名の発
明は、フリッカ低減のための別の二重ドツト方法を提供
する。

この方法では、２つの飛越フィールドに均等に画素を分
布させるために、例えば大文字が垂直ストローク中の偶
数個の画素を有するような文字セットを選択する。

この方法は、文字発生器用リード・オンリ・メモリに特
別の文字を記憶させなげればならない欠点がある。

Ｉ ＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒ
ｅ ＢｕｌｌｅｔｉｎＶｏｌ、２１、Ａ４、Ｓｅｐｔｅ
ｍｂｅｒ １９７８の第１６７５頁に掲載されたＪ、Ｈ
，Ｂｏａｌ及びＢ、Ｆ。

Ｄ ｏ ｗ ｄｅｎによる” Ｆｌｉｃｋｅｒ ｒｅｄ
ｕｃｔｉｏｎ １ｎｉｎｔｅｒｌａｃｅｄ ＣＲＴ
ｄａｔａ ｄｉｓｐｌａｙｓ ” という題名の発明
は、この問題の解決を目的としている。

この場合、文字設計の選択に制限を加えるかわりに表示
制御装置は、文字の一つおきの行の表示が１つおきの飛
越フィールドにおいて開始されるよう作用する。

この方法は、見やすい文字形態の選択又は特定のスタイ
ルの文字の選択に制限を与えない利点があるが、ライン
・スペースが不均一になってしまう欠点がある。

本発明によるラスク走査型ＣＲＴ表示装置は、ＣＲＴラ
スラス走査ライン間の位置にビームを移動させるように
垂直走査方向に動作可能な補助偏向手段を有する。

ＣＲＴラスラス走査ライン・ピッチは、スクリーンに表
示されるべき像の所要の画素間隔の半分に制御される。

ある実施例においては、補助偏向手段は、付勢時に、−
の方向又は他の方向に１つの画素ピンチの半分だαこの
ラスタから走査ビームを移動する。

したがって、偏向ビームによってスクリーン上に画定さ
れる像走査ラインは、像を表示するのに必要な画素ピッ
チの像ラスタを構成する。

一般のインタレース装置と同様に、完全な像フレームを
作り出すにはラスタの２つの基本フィールド走査が必要
である。

しかし、基本走査ラスタは、像フレームを構成する２つ
のフィールド走査の間で異なるものではない。

本発明による制御論理回路は、基本ラスタの各単一走査
の間関連した像ラスタの上又は下像走査ラインへビーム
をビデオ速度で補助的に垂直偏向することを制御すると
ともに、像ラスタ・ラインに像を示す画素を単に表示す
るためのスポット輝度の変調を制御する。

制御論理回路は、入力像の所定部分を示す連続した画素
グループがどのフィールドに表示されるべきかを決定す
るためにビデオ速度で動的に動作する。

本発明の第１実施例においては、上記像の所定部分は、
２つの連続した像行のそれぞれからの１つの画素のみを
含む。

第２実施例においては、上記像の所定部分は、２つの連
続した偉行のすべての画素を含む。

第３の実施例においては、上記像の所定部分は、２つの
連続した像行中の個々の文字ブロックを形成する画素を
含む。

制御論理回路は、現在表示中の像中の対応部分を示すの
に必要なライン上の所定数の画素が、フレームの第１又
は第２フイールドの間に表示されるべきか否かを判断す
る。

本発明は、同じ像ライン中の画素をどちらのフィールド
にも発生できるので、フィールド間の画素の累積的不平
衡が最小となるように２つのフィールドに画素を分布さ
せることができる。

＊＋ｍ論理回路はフィールド間の画素分布の不均等を最
小にするために、走査の間、ＣＲＴの輝度制御装置及び
補助偏向手段に制御信号を供給する。

基本ラスタ走査は各フィールドについて同じであるが、
電子ビームは像を発生させるために各フィールド中の異
なった進路を通る。

′２つのフィールド間の画素分布に関する決定が画素単
位で行われる場合、フレームの終点における２つのフィ
ールド間の累積的画素不平衡数（不均等数）はより大き
くなることはない。

フィールド選択が画素グループに基いて行われる場合、
例えば文字単位で行われる場合には、フレームの終点に
おけるフィールド間の累積的画素不平衡数は、文字の最
大幅に相当する画素数より大きくなることはすよい。

換言すれば、像行中の連続した文字ギャップ間の最大画
素数より大きくなることはない。

フィールド選択がラインに沿う画素をベースに行われる
場合、フィールド間の累積的画素不平衡数は、１つのラ
インの最大画素計数値を越えることはなく、一般にこれ
より小さい。

本発明は、一方又は他方のフィールドへの画素割当ての
ために一度に選択される入力画素グループの大きさに無
関係に、各グループの画素分布の不均等の結果生じるフ
ィールド間の累積的画素不平衡数が常に最小となる利点
がある。

本発明は、インタレース方式の利点を完全に得るために
入力ビデオのデータ内容に無関係に作用する。

さらに、オン画素はフィールド間に均等にあるいはほぼ
均等に分布されるので、ＣＲＴを駆動するＥＨＴ電源に
はフレーム周波数リプルが全くあるいはほとんど生ぜず
、画像の安定化を図ることができるとともに安価な部品
を使用できる利点がある。

以下、添付図面を参照して本発明の実施例について説明
する。

第１図は本発明によるラスク走査型ＣＲＴ表示装置を概
略的に示すとともに該表示装置のスクリーンに表示され
る簡単な像構成を示す。

この表示装置は、スクリーン２を有する一般的な陰極線
管（以下、ＣＲＴと略称す）１と、電子銃３と、水平及
び垂直偏向コイ゛ル４及び５とを含む。

水平及び垂直偏向回路６は、スクリーン２の特定のラス
タ１０を繰返し走査するように電子銃３から電子ビーム
９を発生するために線７及び８を介してそれぞれコイル
４及び５に水平走査信号及び垂直走査信号を供給する。

ＣＲＴｌは、電子ビームを基本ラスタ１０の走査線の一
方の側方又は他方の側方まで小量だけ偏向させることの
できる補助垂直偏向手段１１を具備する点において一般
のＣＲＴと異なる。

この実施例の場合、偏向手段１１は、制御論理回路１２
から線１３を介して供給される適当な極性の垂直偏向信
号によって付勢される静電板によって構成される。

ただし偏向手段１１は、周囲の回路構成に応じて、磁気
偏向コイル又は基本ラスタ１０を発生するために線８を
介して供給される垂直走査制御信号を直接変調する手段
によって構成することもできる。

偏向信号の大きさは、各基本ラスタ１０の側方に設定さ
れたすべての偏向位置を結ぶ破線１４がスクリーンの垂
直走査方向に沿って均一に離隔するように５嬰択される
。

制御論理回路１２は、また、所要の像を表示するように
電子ビームの輝度を変調するために出力ビデオ信号を供
給する。

像は、基本ラスタから像ライン１４に偏向されたときの
みビームによって発生される複数の画素によって形成さ
れる。

像ライン１４が集まって像ラスタを構成するものと考え
ることができる。

表示されるべき像についてみると、基本ラスタ１０の走
査ラインは像の画素間隔の２倍であり、基本ラスタから
像ライン１４への垂直偏移量は画素間隔の半分に等しい
。

制御論理回路１２のタイミング信号脚は、偏向回路６か
ら線２１を介して供給される画素周波数のビデオ・クロ
ック信号及び同じく偏向回路６から線２２を介して供給
される各フレームの第１又は第２フイールド走査を示す
２進しベル信号によって行われる。

これらのタイミング信号は、一般的なものなのでここで
はこれ以上説明しない。

像を示す入力ビデオ情報は端子１７からリフレッシュ・
バッファ１８に直列にロードされる。

像の個々の線は、スクリーンの像ラスタの対応した線１
４に表示される必要がある。

これを行うために、基本ラスタ１０を２回連続してフィ
ールド走査する必要がある。

基本ラスタの各水平走査の間、画素は上又は下の像ライ
ンに書込まれるので、制御論理回路１２は各像ライン１
４中の個々の画素が像フレームの第１フイールド走査の
間の表示されるべきかあるいは第２フイールド走査の間
に表示されるべきかを決定する。

画素に対するフィールドの割当ては、像ラインの連続対
（ＬＯｌＬｌ）を示す入力ビデオ情報の内容を参照しつ
つ行われる。

したがって、像の第１及び第２ラインを示す入力ビデオ
情報は、ＣＲＴクロック速度に従って線１９及び２０を
介して制御論理回路１２人力される。

各う、イン対のクロック動作は、偏向回路６から線２１
を介して供給される画素周波数のビデオ・クロック信号
によって制御されるラスタの関連水平走査ラインと同期
がとられる。

ラスタ１０の各水平走査ラインの走査の間、選択された
画素は、偏向板１１に適当な偏向信号を供給し且つビー
ム輝度匍脚装置に変調信号を供給する制御論理回路１２
の制御の下に、対応する２つの像ライン１４のうちの一
方又は他方あるいは双方に書込まれる。

ラスタ１０の各線が走査されるとき、対応する像ライン
対を示す入力像ビデオ情報はクロック信号の部側の下に
制御論理回路１２に与えられる。

制御論理回路１２は、２つのフィールド間の画素分布が
均等になるように選択画素をスクリーン上の対応する２
つのライン１４に表示するためにフライバック動作を行
う。

かかる動作は、第１フイールドのためのスクリーンの全
体のラスタ走査の間続けられる。

第２フイールド走査の間も同様な動作が行われ、制御論
理回路１２は完全な像を形成するのに必要な残りの画素
の表示を部側する。

偏向回路６から線２２を介して制御回路１２に供給され
る２通信号は、そのレベルによって走査中のフレームの
現在のフィールドを示す。

２つのフィールド間の画素の分布は、像フレームが完成
したときに、一方のフィールドの画素の数カ他方のフィ
ニルドの画素の数に等しいか又は１つ異なるように制御
論理回路１２によって部側される。

次に、制御論理回路１２の構成及び動作について第２図
を参照して説明する。

この図の入力線及び出力線には第１図の対応する線と同
じ参照番号が付されている。

制御論理回路１２０入力側において、ビデオ・クロック
信号は画素速度で供給される一連の正パルスの形で線２
１に供給される。

線２２のフィールド識別信号は、各像フレームの第１フ
イールド（フィールドＡ）走査の間は低レベルであり、
第２フイールド（フィールドＢ）走査の間は高レベルで
ある。

フライバックの間各フィールドの終点において生じる正
信号は線２３を介して供給される。

現在の像行対（ＬＯｌＬｌ）中の対応する画素位置の像
内容を示す２進コード化ビデオ情報は線１９及び２０を
介して供給される。

これら２本の入力線は、ともに排他的ＯＲゲート２４及
びＡＮＤゲート２５の入力に接続されている。

排他的ＯＲゲート２４の出力は、制御ラッチ２６のＪ及
びに入力に接続されている。

制御ラッチ２６は、線２３を介しで供給されるフィール
ド・パルスの端部によって各完全フィールド走査の終了
点でリセットされる。

その後、一方のライン位置に画素が存在するが他方のラ
インの対応位置に画素が存在しないことを示す不平衡入
力が線１９及び２０に与えられると、２ツチ出力が切換
わる。

切換えは、線２１を介してクロック入力に供給される次
のクロック・パルスの後端によってトリガされる。

制御ランチ２６は、２つのフィールドへの画素の割当に
追従するよう作用する。

制御ラッチ２６がリセット状態にあるとき、現在各フィ
ールドに割当てられた画素の数は等しい。

このとき、フィールドは平衡状態にあるという。

制御ラッチ２６がセント状態にあるとき、Ａフィールド
に割当てられた画素数は、Ｂフィールドに割当てられた
画素数より１つ多い。

この場合、フィールドは不平衡状態にあるという。

制御ラッチ２６の頁出力は、排他的ＯＲゲート２７の一
方の入力に接続され、フィールド線２２は排他的ＯＲゲ
ート２７の他方の入力に接続されている。

排他的ＯＲゲート２７の出力は排他的ＯＲゲート２８の
一方入力に接続され、像線１９はゲート２８の他方の入
力に接続されている。

排他的ＯＲゲート２８の出力は偏向ラッチ２９のＤ入力
に接続されている。

偏向ラッチ２９はビームの補助垂直偏向を制御する制御
信号を線１３に出力する。

ラッチ２９の正出力は基本ラスタの現在の走査線に関連
した第２の２本の像線ヘビームを“降下゛させるように
作用し、零出力は第１の２本の像線ヘビームをパ上昇“
させるように作用する。

排他的ＯＲゲート２４及び２７の出力はともにＡＮＤゲ
ート３００Å力に供給される。

ＡＮＤゲート３０の出力はＯＲゲート３１０入力に接続
され、ＯＲゲート３１の他方の人力はＡＮＤゲート２５
の出力に接続されている。

ＯＲゲート３１の出力はビデオ・ラッチ３２のＤ入力に
接続されている。

ビデオ・ラッチ３２は、ビーム輝度を変調し画素をスク
リーンに書込ませる制御信号を線１５に出力する。

このラッチ３２の出力により、画素はスクリーンに書込
まれる。

偏向市卿信号を供給するラッチ２９を設けると、電子ビ
ームは該ラッチが該ビームを反対位置へ偏向させるため
に切換えられるまで偏向位置に維持される。

したがって、動作中、ビームは、常に一方若しくは他方
の偏向状態又はこれら２つの状態の間の過渡的状態にあ
る。

このような構成をとらず、ラッチ２９を設けずに偏向ビ
ームが現在の画素の表示に続く基本ラスタの走査ライン
に位置するようにすることもできる。

好ましい実施例において、ラッチ３２を設けるのは、単
に制御論理回路１２の偏向部とビデオ部のタイミングを
等しくするためである。

２つのラッチの出力は、次に生じるクロック・パルスの
後端によってタイミング部側される。

ビーム偏向と画素書込みの同期を確保するために、線２
１のクロック・パルスは、ＯＲゲート３１からビデオ信
号を示す出力が発生されたときのみラッチ２９に供給さ
れる。

このゲート作用はＡＮＤゲート３３によって行われるの
が好ましい。

線１９及び２０には４つの入力状態が生じる可能性があ
る。

１、人力（０，０）：この入力は現在のライン対のいず
れのラインの位置にも画素が存在しないことを示す。

ＡＮＤゲー＋２５及び３０の出力はともに低レベルであ
り、ラッチ３２から線１５にビデオ制御信号は供給され
ない。

２、入力（Ｏｌｌ）：この不平衡入力は、一線１９に供
給される第１像ラインの現在位置に画素が存在しないが
、線２０に供給された第２のラインの対応位置には画素
が存在することを示す。

この状態のときには、フィールドＡ又はフィールドＢの
いずれかの対応する像ラインに画素が書込まれる必要が
ある。

制御ラッチ２６がリセット状態にあるときには、画素は
フィールドＡの走査の間に表示される。

ラッチがセット状態にあるときには、画素はフィールド
Ｂの走査の間に表示される。

３、入力（１，０）：この不平衡入力は、第１像ライン
中には画素が存在するが、第２像ライン中には画素が存
在しないことを示す。

この場合も、フィールドＡ又はフィールドＢのいずれか
の対応する像ラインに１つの画素が書込まなければなら
ない。

フィールド割当は上の例と同様である。

４、入力（１，１）：この平衡入力は、線１９及び２０
の双方に画素が存在することを示す。

この場合、制御論理回路１２は２つの像ラインの双方に
画素が表示されるように、すなわちフィールドＡの走査
の間に１つ、フィールドＢの走査の間に１つ表示される
ように作用する。

制御論理回路１２の動作は表■のように要約できる。

この表において、Ｘはどの状態でもよいことを示し、Ａ
はフィールドＡにおける表示を示し、ＢはフィールドＢ
における表示を示す。

フィールドＡ及びＢへの画素の割当ての実際例は、第３
図に示されている。

この図から明かなように、入力像ライン（ＬＯ，Ｌｌ）
の各村における最大の画素数差は１であり、フレーム全
体における画素数差も１より大きくなることはない。

上記実施例は、像を画素単位でフィールドＡ又はＢに割
当てるものである。

したがって、第３図に示されるように、単一画素幅の水
平ラインは、２つのフィールドのそれぞれに画素を一つ
おきに割当てて表示しているので完全に平衡のとれたフ
ィールドが得られる。

一般的なＣＲＴインタレース装置においては、単一画素
幅の水平ラインはすべての画素を１つのフィールドに割
当てることによって表示しているので、フレーム周波数
でフリッカが生じる。

この実施例は、フレームを構成する有効にインタレース
されたフィールドＡ及びＢの間の画素不平衡によって生
じるフリッカが最小になり、かつ、像構成に無関係にな
るという利点がある。

第４図を参照して後に説明する本発明の別の実施例の場
合、Ａ又はＢフィールドへの画素の割当てが線単位で行
われる。

したがって、偏向回路の切換条件が緩和される。

２つのフィールドの画素量がフレーム走査の完了時に精
確に均等になることが難しいように見えるが、後述する
ように、制御論理回路１２は画素の不均衡を最小にする
よう制御する。

第４図は本発明の第２の実施例に適合した制御論理回路
１２の構成例を示す。

この図において、入力線及び出力線には第１図の対応す
る線と同一の参照番号が付されている。

第２の実施例における制御論理回路１２の動作の原理は
、第２図に示された制御論理回路と基本的に同じである
が、画素を線単位に割当てるために異なった構成が必要
である。

入力像線１９及び２０は、排他的ＯＲゲート３４０入力
に接続されている。

排他的ＯＲゲート３４は入力画素間に不平衡があるとき
、すなわちＬＯ＼Ｌ１のときに出力パルスを発生する。

画素不平衡を示す排他的ＯＲゲート３４の出力パルスは
、ＡＮＤゲート３５に線２１から画素クロック・パルス
が供給されるとき、可逆カウンタ３６の内容を増加又は
減少させる。

計数方向は、入力線２０をカウンタ３６の計数方向制御
端子に接線する線３７の信号によって決定される。

この実施例においては、カウンタ３６は入力状態Ｌ１、
ＬＯのとき増加し、入力状態ＬＯ，Ｌｌのとき減少する
。

したがって、カウンタ３６は、制御論理回路１２にクロ
ック信号に基いて与えられる一対の像ライン（ＬＯ，Ｌ
ｌ）におけるオン画素計数値の差（Ｌｌ−Ｉ、０）を連
続的に記録する。

カウンタ出力線３８に供給される符号ビットは、ライン
ＬＯ及びＬｌのどちらのラインがより多くのオン画素を
含むかを示す。

線３８の正信号は、ラインＬＯの画素がラインＬ１の画
素より多いこと（ＬＯ＞Ｌｌ）を示し、線３８の零信号
は、これとは反対の状態（ＬＯ＜Ｌｌ）を示す。

カウンタ３６は、ラスタ１０の次のライン走査が開始さ
れる前に線４０を介して供給されるタイミング制御装置
３９からのタイミング・パルスｔ２によってリセットさ
れる。

入力線１９及び２０は、さらにライン・バッファ４１及
び４２にそれぞれ接続されている。

ライン・バッファ４１及び４２から出力される像データ
は１像走査ライン分遅延させられる。

かかる遅延は、現在の行対に位置するすべての画素がカ
ウンタ３６によって検討されるまでは、各像行を示す画
素をどのフィールドに割当てるか判断できないからであ
る。

各ライン走査の終了点において、カウンタ３６の内容は
データ母線４３を介して加算減算器４４の第１人カセッ
トに並列に印加される。

フィールド・レジスタ４５の内容もまたデータ母線４６
を介して加算減算器４４の第２人カセットに並列に印加
される。

レジスタ４５の内容の転送は、線フライバック時間の間
、タイミング制御装置３９から線４７を介して供給され
るタイミング・パルスｔ１の制御の下に行われる。

加算減算器４４の加算又は減算機能の制御は、後述のよ
うに表示のために選択された行を形成する画素のフィー
ルド割当てに依存する。

加算減算器４４によって行われる演算動作の結果は、２
つのフィールドに現在割当てられた画素の数の差の記録
である。

この結果は、線４８を介してフィールド差レジスタ４５
に書込まれる。

レジスタ４５から線４９に出力される符号ビットは、大
部分のビットが現在２つのフィールドのうちどちらに割
当てられるかを示す。

線４９に出力された正信号は、入力像ライン対のライン
Ｉ、Ｏから走査されている現在のフイールにより多くの
画素が割当てられていることを示す。

線４９の符号ビットはインバータ５０によって反転され
る。

インバータ５０の出力は線５１を介してフィールド平衡
ラッチ５２のＤ入力に接続されている。

平衡ラッチ５２は、現在の像ライン対の内容の検討の後
、ライン・フライバンクの間タイミング制御装置３９か
ら線５３を介して与えられタイミング・パルスｔｏによ
ってセットされる。

タイミング・パルスｔｏ、ｔｌ及びｔ２は、線フライバ
ックの間この順序で生じる。

平衡ラッチ５２の出力は、フィールドＡ及びＢへの画素
割当ての現在の状態を示す。

現在のフィールドにおけるＬＯビットの総和がＬ１ビッ
トの総和より大きいときラッチ５２の出力は正である。

ラッチ５２の出力は線５４を介して排他的ＯＲゲート５
５の一方の入力に接続されている。

カウンタ３６の符号ビット線３８は排他的ＯＲゲート５
５の他方の人力に接続されている。

排他的ＯＲゲート５５から線５６に出力される信号は、
加算減算器４４の加算減算制御端子に与えられ、フィー
ルド・レジスタ４５の現在のフィールド割当計数値を維
持するように加算減算器４４の動作を制御する。

のに使用される。ゲート５５から線５６に正の出力が与
えられると、加算減算器４４は、直前に走査されたライ
ン対の前に処理された像の部分のための２つのフィール
ド間の現在の画素の不平衡を示すフィールド差レジスタ
４５の内容から、直前に走査されたライン対における画
素の不平衡を示すカウンタ３６の内容を減算するように
作用する。

排他的ＯＲゲート５５の出力線５６は、さらに排他的Ｏ
Ｒゲート５７の一方の入力に接続されている。

フィールド線２２はゲート５７の他方の入力に接続され
ている。

排他的ＯＲゲート５７の出力は線５８を介してランチ５
９の９人力に接続されている。

ラッチ５９の出力は補助垂直偏向線１３に接続されてい
る。

第１の実施例と同様に、正の出力信号が発生されるとビ
ームが降下し、零出力信号が発生されるとビームが上昇
する。

ライン・バッファ４１及び４２は、線６０及び６１を介
してゲート６２０入力に接続されている。

ゲート６２は、ラッチ６９の出力の制御の下に、現在の
フィールドに表示すべき一方又は他方の画素ラインを選
択する。

ラッチ５９の出力信号が正の場合には、線１９のＬＯ０
画素ゲート６２を通ってビデオ線１５に出力される。

ラッチ５９の出力が零の場合には、線２０のＬ１画素が
ゲート６２を通ってビデオ線１５に出力される。

要するに、データ線ＬＯ及びＬｌは、オン画素計数値の
差（Ｌｌ−ＬＯ）を求めるためにカウンタ３６によって
検討される。

各ラインの終点において、平衡ラッチ５２は、フィール
ドＡにフィールドＢよりもどれだけ多くの画素が割当て
られているかを示すフィールド・レジスタ４５からの符
号ビットによってセントされる。

排他的ＯＲゲート５５及び５７は、偏向方向（ビームを
上昇させる偏向かあるいはビームを降下させる偏向）及
び表示のために選択されたライン（ＬＯ又はＬｌ）を決
定する。

例えば、フィールドＡに割当てられた画素がフィールド
Ｂに割当てられた画素よりも多（且つライン・バッファ
４１中のＬＯ０画素ライン・バッファ４２中のＬ１画素
よりも少ないときには、ライン・バッファ４１が線１５
のビデオ信号を制御するために選択され、線１３の偏向
信号はビームを像ライン対の上の像ライン１４へ像間さ
せる。

平衡ランチがセットされた後、フィールド差レジスタ４
５が可逆カウンタ３６の計数値を加算／減算することに
より更新される。

この結果、表示中の像のデータ内容について画素が２つ
のフィールドに均等に割当てられるように可逆カウンタ
の計数値が零に向けて変化するよう制御される。

表■は、典型的像の一部を示す６つの入力像ライン対に
応じた第２の実施例の制御論理回路の動作を示す。

フィールド差の符号は、前に説明したように、必要に応
じて表示フィールドな切換えるために平衡ラッチをセッ
トし且つリセットするために使用される。

・２つのフィールドに割当てられる画素の総数を示すフ
ィールド差列から明らかなように、入力状態に無関係に
数は零に向けて変化し、フィールド間の画素の不平衡は
最小になる。

本発面の第１の実施例においては、入力画素をどのフィ
ールドに割当てるかについての決定は、現在の入力ライ
ン対がクロック信号に基いて制御論理回路に入力される
ときに、１度に１画素ずつ行われる。

第２の実施例においては、かかる決定は、現在の入力ラ
イン対の全体の画素内容が検討されるまで遅らされる。

１ラインが７２０画素からなる場合には、１行中の画素
に適応させるために、ライン・バッファとして２つの７
２０ビツトのシフト・レジスタと１１ビツト・カウンタ
（１０ビツトに符号ビットを加えたビット数）を設ける
必要がある。

タイミング・パルスｔｏ、ｔｌ及びｔ２は、各ライン・
フライバックの間一連のパルスとしてすべて発生する。

ラインの検討に続いて、制御論理回路はフィールドを選
択するこの間、ラインの１つ中のすべての画素が表示さ
れる。

この実施例の場合、単一画素幅ラインは単一フィールド
に表示される。

しかし、制御論理回路は、例えば隣接した単一画素幅水
平ラインが異なったフィールド中に表示され全体の画素
分布が均一になるように動作する。

第４図に示された制御論理回路に簡単な変更を加えるこ
とにより、文字ベースで決定を行うことができる。

このように変形された実施例は、すべての文字が２画素
幅文字スペースによって分離された７画素幅の文字セル
すなわち９画素幅の文字ブロックによって表示されるテ
キスト表示装置に特に有効である。

第４図に示された制御論理回路１２においては、カウン
タ３６とライン・バッファ４１及び４２は、すべての画
素を１つのライン中に収容することができなげればなら
なかった。

文字ベースで動作できるようにするのに必要な制御論理
回路の変更は、文字セル中に画素を収容できるようにラ
イン・バッファ４１及び４２並びにカウンタ３６の規模
を縮小し且つタイミングを変更することである。

９画素幅の文字ブロックを取扱うために、５ビツト（４
ビツトに符号ビットを加えたビット数）・カウンタが必
要であるとともに、ライン・バッファとして２つの９ビ
ツト・シフト・レジスタが必要である。

かかる構成の装置の動作を制御するには、上記を同じタ
イミング・パルスｔｏ、ｔｌ及びｔ２を使用できるが、
これらは、走査ラインに？６う各文字ギャップ中にタイ
ミング制御装置３９によって発生させる必要がある。

文字単位で画素をフィールドに割当てることは、すべて
の文字が表示ラインに泊って均等に離隔した一定寸法の
文字セル中に表示される表示装置だけでなく、文字間隔
が不規則に分布する比例間隔表示装置であっても可能で
ある。

この場合、データの検討の間に文字ギャップ中にタイミ
ング・パルスｔｏ、ｔｌ及びｔ２を発生し且つ次の文字
ギャップの位置を示す装置を設ければよい。

前述したすべての実施例においては、均一に離隔した像
ライン１４によってスクリーンに示される像ラスタは、
基本ラスタ１０を該ラスタの現在の走査ラインに関連し
た像ライン対の一方へ上昇させるかあるいは像ライン対
の他方へ降下させることによって発生される。

基本ラスタ１００２本の近接した走査ラインの中間に位
置する像ラスタ（この例の場合）の一つのライン１４を
画定するように基本ラスタ１０を一つの方向に偏向させ
るだけでも同じ結果が得られる。

像対を形成する他の像走査ラインは、基本ラスタの走査
ラインそのものによって得られる。

【図面の簡単な説明】

第１図は本発明によるラスク走査型ＣＲＴ表示装置の一
実施例を示すブロン、り図、第２図は第１図の制御論理
回路の一構成例を詳細に示すブロック図、第３図は第１
図のＣＲＴ表示装置のスクリーン上に典型的な像を発生
するために像画素が２つのフィールド走査へ割込んだこ
とを示す説明図、第４図は第１図の制御論理回路の別の
構成例を詳細に示すブロック図である。 １・・・・・・ＣＲＴ、２・・・・・・スクリーン、９
・・・・・・電子ビーム、１０・・・・・・基本ラスタ
、１１・・・・・・補助垂直偏向手段、１２・・・・・
・制御論理回路、１４・・・・・・像ライン、１８・・
・・・・リフレッシュ、バッファ、２６．、。 ・・・制御ラッチ、２９・・・・・・偏向ランチ、３２
・・・・・・ビデオ・ラッチ、３６・・・・・・可逆カ
ウンタ、４１゜４２・・・・・・ライン・バッファ、４
４・・・・・・加算減算器、４５・・・・・・フィール
ド差レジスタ、５２・・・・・・フィールド平衡ラッチ
。

Claims (1)

1. 【特許請求の範囲】 １ 電子銃と、表示スクリーンと、前記電子銃から発射
   された電子ビームが前記スクリーン上の所定のラスタか
   らなる連続したフィールドを走査するように動作する水
   平及び垂直偏向手段と、２次元像を画定する入力ビデオ
   情報に応じて走査の間ビームの輝度を変調して前記スク
   リーン上に画素を発生させる変調手段とを有し、前記２
   次元像がラスタの２つの連続したフィールド走査の間に
   生じる画素の組合せで形成されるＣＲＴ表示装置におい
   て、 前記所定ラスタのライン密度の２倍の像ラスタを構成す
   るよう均一に離隔された像走査ラインの対の間に電子ビ
   ーム・を選択的に偏向させるようにラスタの各ライン走
   査の開動作可能な補助垂直偏向°手段と、 前記入力ビデオ情報の連続した選択部分に応じて、前記
   選択部分を示す画素を２つ連続したフィールドのどちら
   に表示すべきかを決定して前記補助偏向手段に制御信号
   を出力するよう動作可能な制御手段と、 を具備することを特徴とするＣＲＴ表示装置。