JPS5850382B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JPS5850382B2 JPS5850382B2 JP3910976A JP3910976A JPS5850382B2 JP S5850382 B2 JPS5850382 B2 JP S5850382B2 JP 3910976 A JP3910976 A JP 3910976A JP 3910976 A JP3910976 A JP 3910976A JP S5850382 B2 JPS5850382 B2 JP S5850382B2
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- circuit
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Description
【発明の詳細な説明】
本発明は複数の処理装置等により共用されるメモリ装置
において読出しあるいは書込みの同時動作を可能にする
メモリ装置に関する。
において読出しあるいは書込みの同時動作を可能にする
メモリ装置に関する。
従来一般に複数の処理装置等がメモリ装置を共用する場
合、処理装置等からの複数のメモリアクセス要求が生じ
たときメモリ装置はいずれか１つのメモリアクセス要求
のみ受入れて他のメモリアクセス要求を待合せ状態にし
、受入れたメモリアクセス要求の処理終了後、待合せ状
態のメモリアクセス要求から１つのメモリアクセス要求
を受入れるようにしている。
合、処理装置等からの複数のメモリアクセス要求が生じ
たときメモリ装置はいずれか１つのメモリアクセス要求
のみ受入れて他のメモリアクセス要求を待合せ状態にし
、受入れたメモリアクセス要求の処理終了後、待合せ状
態のメモリアクセス要求から１つのメモリアクセス要求
を受入れるようにしている。
この場合、複数の処理装置等からのメモリ装置へのアク
セス要求が同時に発生する確率が低ければ処理装置等の
処理能力に与える影響は少ないが、アクセス要求が同時
に発生する確率が大きくなると処理装置等からみた実質
的なメモリアクセス時間が犬となり処理装置等の処理能
力の低下をもたらすことになる。
セス要求が同時に発生する確率が低ければ処理装置等の
処理能力に与える影響は少ないが、アクセス要求が同時
に発生する確率が大きくなると処理装置等からみた実質
的なメモリアクセス時間が犬となり処理装置等の処理能
力の低下をもたらすことになる。
本発明は、上記の如き複数の処理装置等がメモリ装置を
共用する場合の処理能力の低下を防ぐために複数の処理
装置等からのメモリ装置に対する同時アクセス時にメモ
リ装置において同時アクセス処理の大部分を可能にする
ことを目的とする。
共用する場合の処理能力の低下を防ぐために複数の処理
装置等からのメモリ装置に対する同時アクセス時にメモ
リ装置において同時アクセス処理の大部分を可能にする
ことを目的とする。
そのため本発明は複数個のアドレスレジスタの内容によ
りアクセスされるメモリ装置において該複数個のアドレ
スレジスタのうちの任意の複数個のアドレスレジスタか
らの読出しあるいは書込み動作要求の指定番地が夫々異
なれば読出しあるいは書込みの同時動作を行ない、該任
意の複数個のアドレスレジスタからの読出しあるいは書
込み動作要求の指定番地が一致した場合、該動作要求の
少なくとも１個が書込み動作要求であれば該一致した指
定番地への同時動作を禁止し、該動作要求がすべて読出
し動作要求であれば該一致した指定番地への同時動作を
行なうことを特徴とする。
りアクセスされるメモリ装置において該複数個のアドレ
スレジスタのうちの任意の複数個のアドレスレジスタか
らの読出しあるいは書込み動作要求の指定番地が夫々異
なれば読出しあるいは書込みの同時動作を行ない、該任
意の複数個のアドレスレジスタからの読出しあるいは書
込み動作要求の指定番地が一致した場合、該動作要求の
少なくとも１個が書込み動作要求であれば該一致した指
定番地への同時動作を禁止し、該動作要求がすべて読出
し動作要求であれば該一致した指定番地への同時動作を
行なうことを特徴とする。
以下本発明を実施例により説明する。
第１図は本発明が適用される一実施例の全体図を示す。
第２図は第１図の実施例におけるメモリ装置を示す。
第３図は第２図における制御回路部の詳細を示す。
第１図において１−１〜１−ｎはメモリ装置２を共用す
る複数の処理装置等、２はメモリ装置、３はメモリ制御
部、４はメモリ部である。
る複数の処理装置等、２はメモリ装置、３はメモリ制御
部、４はメモリ部である。
本発明はメモリ装置２に関するものである。
第２図において１０１は読出し／書込み指示信号線、１
０２はアドレスレジスタ（ＡＲ，〜ＡＲｎ）。
０２はアドレスレジスタ（ＡＲ，〜ＡＲｎ）。
１０３は動作完了指示信号線、１０４はデータ情輪線、
１０５は制御回路、１０６はアンド・ゲート回路、１０
７はアドレスデコーダ回路（ＤＥＣ１〜ＤＥＣｎ）、１
０８はデータレジスタ（ＤＲ１〜ＤＲｎ）、１０９はメ
モリ（１−Ｋ）、１１０はマルチプレクサ回路（ＭＰＸ
１〜ＭＰＸｋ）を示す。
１０５は制御回路、１０６はアンド・ゲート回路、１０
７はアドレスデコーダ回路（ＤＥＣ１〜ＤＥＣｎ）、１
０８はデータレジスタ（ＤＲ１〜ＤＲｎ）、１０９はメ
モリ（１−Ｋ）、１１０はマルチプレクサ回路（ＭＰＸ
１〜ＭＰＸｋ）を示す。
またアドレスデコーダ回路１０７の出力線１１゜１２、
−．１に、２Ｌ２２．・ 、２に、ｎｌ 。
−．１に、２Ｌ２２．・ 、２に、ｎｌ 。
Ｒ２，・・・、 ｎｋおよびアンド・ゲート回路１０６
の出力線１１ｎ＞１２Ｒ２・・・、ＩＫｎ、ｔ’２１Ｒ
２２２Ｒ＞°”°、２ＫＲｔ ｎ Ｉ Ｒ５ｎ２Ｒ２−
ｔ ｎＫＲはマルチプレクサ回路１１０の入力線の対応
する番号の個所に接続される。
の出力線１１ｎ＞１２Ｒ２・・・、ＩＫｎ、ｔ’２１Ｒ
２２２Ｒ＞°”°、２ＫＲｔ ｎ Ｉ Ｒ５ｎ２Ｒ２−
ｔ ｎＫＲはマルチプレクサ回路１１０の入力線の対応
する番号の個所に接続される。
第２図においてメモリ装置はに個のワードを有し、各ワ
ード単位に独立に読出し、書込みができる構造であり、
一方アクセス要求源の数はｎ個である。
ード単位に独立に読出し、書込みができる構造であり、
一方アクセス要求源の数はｎ個である。
第３図は第２図における制御回路１０５のうちｉ番目の
アクセス要求源に対応する制御部の詳細を示すものであ
り、２０１は比較回路（ＣＯＭＰ１〜ＣＯＭＰｉ、）、
２０２，２０３はアンド・ゲート回路、２０４はオア・
ゲート回路、２０５はアンド・ゲート回路、２０６は動
作完了指示信号作成回路を示す。
アクセス要求源に対応する制御部の詳細を示すものであ
り、２０１は比較回路（ＣＯＭＰ１〜ＣＯＭＰｉ、）、
２０２，２０３はアンド・ゲート回路、２０４はオア・
ゲート回路、２０５はアンド・ゲート回路、２０６は動
作完了指示信号作成回路を示す。
また比較回路２０１の入力線ＡＲ１，ＡＲ，２、・・・
ＡＲｉ−１は夫々対応する番号のアドレスレジスタ１０
２の出力に接続され、オア・ゲート回路２０２の入力線
Ｒ１，Ｒ２，・・・、Ｒ１−１は夫々対応する番号のア
クセス要求源の読出し／書込み指示信号線１０１に接続
される。
ＡＲｉ−１は夫々対応する番号のアドレスレジスタ１０
２の出力に接続され、オア・ゲート回路２０２の入力線
Ｒ１，Ｒ２，・・・、Ｒ１−１は夫々対応する番号のア
クセス要求源の読出し／書込み指示信号線１０１に接続
される。
動作の詳細は以下の通りである。
ｉ番目のアクセス要求源からのアクセス要求によりメモ
リアドレスをアドレスレジスタ１０２（ＡＲｉ）にセッ
トする。
リアドレスをアドレスレジスタ１０２（ＡＲｉ）にセッ
トする。
また、読出し動作／書込み動作の区別を指定する信号が
読出し／書込み指示信号線１０１上に存在し、本実施例
では読出し動作のとき、読出し／書込み指示信号線１０
１が９１１ ＄１となり、書込み動作のとき該信号線が
”０９１となる。
読出し／書込み指示信号線１０１上に存在し、本実施例
では読出し動作のとき、読出し／書込み指示信号線１０
１が９１１ ＄１となり、書込み動作のとき該信号線が
”０９１となる。
また書込み動作のときはアクセス要求源からデータ情報
線１０４を通して送出される書込みデータをデータレジ
スタ１０８（ＤＲｉ）にセットする。
線１０４を通して送出される書込みデータをデータレジ
スタ１０８（ＤＲｉ）にセットする。
アドレスレジスタ１０２（ＡＲｉ）にアドレスをセット
したとき、同時に該アドレスレジスタ１０２（ＡＲｉ）
よりも若番のアドレスレジスタ１０２（ＡＲ１〜ＡＲｉ
、）に対してもアドレスをセットしたとぎはアドレスレ
ジスタ１０２ （ＡＲｉ ）（７）内容と若番のアドレ
スレジスタ１０２（ＡＲ１〜ＡＲｉ−１）の内容を（ｉ
−１）個の比較回路２０１（ＣＯＭＰ１〜ＣＯＭＰｉ−
１）により比較する。
したとき、同時に該アドレスレジスタ１０２（ＡＲｉ）
よりも若番のアドレスレジスタ１０２（ＡＲ１〜ＡＲｉ
、）に対してもアドレスをセットしたとぎはアドレスレ
ジスタ１０２ （ＡＲｉ ）（７）内容と若番のアドレ
スレジスタ１０２（ＡＲ１〜ＡＲｉ−１）の内容を（ｉ
−１）個の比較回路２０１（ＣＯＭＰ１〜ＣＯＭＰｉ−
１）により比較する。
アドレスレジスタの内容が一致していれば比較回路２０
１ （ＣＯＭＰ１〜ＣＱＭＰｉ 、）の出力はｆｌ Ｉ
Ｉ＋となり、一致していなければ比較回路２０１ （
ＣＯＭＰ１〜ＣＯＭＰｉ 、）の出力は′Ｏ”となる
。
１ （ＣＯＭＰ１〜ＣＱＭＰｉ 、）の出力はｆｌ Ｉ
Ｉ＋となり、一致していなければ比較回路２０１ （
ＣＯＭＰ１〜ＣＯＭＰｉ 、）の出力は′Ｏ”となる
。
このとき第１のケースとしてアドレスレジスタ１０２（
ＡＲｉ）の内容が若番側のアドレスレジスタ１０２ （
ＡＲ１〜ＡＲｉ−ｔ）の内容とすべて異なる場合は、比
較回路２０１ （ＣＯＭＰ、〜ＣＯＭＰｉ、）出力すべ
て０１１となるので、読出し／書込み指示信号線１０１
の値に関係なく、すなわち読出し、書込みに関係なくア
ンド・ゲート回路２０３の出力はすべて′１０５１とな
り、したがってオア・ゲート回路２０４の出力は”Ｏｊ
ｌとなりアドレスレジスタ１０２（ＡＲｉ）の内容をア
ンド・ゲート回路２０５を通してアドレスデコーダ１０
７（ＤＥＣｉ）に送出する。
ＡＲｉ）の内容が若番側のアドレスレジスタ１０２ （
ＡＲ１〜ＡＲｉ−ｔ）の内容とすべて異なる場合は、比
較回路２０１ （ＣＯＭＰ、〜ＣＯＭＰｉ、）出力すべ
て０１１となるので、読出し／書込み指示信号線１０１
の値に関係なく、すなわち読出し、書込みに関係なくア
ンド・ゲート回路２０３の出力はすべて′１０５１とな
り、したがってオア・ゲート回路２０４の出力は”Ｏｊ
ｌとなりアドレスレジスタ１０２（ＡＲｉ）の内容をア
ンド・ゲート回路２０５を通してアドレスデコーダ１０
７（ＤＥＣｉ）に送出する。
第２のケースとしてアドレスレジスタ１０２（ＡＲｉ）
の内容が若番側のアドレスレジス！１０２ （ＡＲ１〜
ＡＲ，、）のうちのいずれかの内容と一致する場合は該
当する比較回路２０１（ＣＯＭＰ１〜ＣＯＭＰｉ−１）
の出力がＩ Ｉ？となり、このとき該一致したアドレス
レジスタ１０２（ＡＲ１〜ＡＲｉ）に対応する読出し／
書込み指示信号線１０１ （Ｒ１−Ｒ１−１）のいずれ
かが０′”の状態、すなわち書込み動作状態であれば該
信号線１０１（Ｒ１〜Ｒｉ−ｔ）を入力とするアンド・
ゲート回路２０２の出力は“０″となり、対応するアン
ド・ゲート回路２０３を開き、該アドレス一致した比較
回路２０１ （ＣＯＭＰ ｔ〜ＣＯＭＰｉ−１）の出力
”１”はオア・ゲート回路２０４を通りアンドゲート回
路２０５を閉じる。
の内容が若番側のアドレスレジス！１０２ （ＡＲ１〜
ＡＲ，、）のうちのいずれかの内容と一致する場合は該
当する比較回路２０１（ＣＯＭＰ１〜ＣＯＭＰｉ−１）
の出力がＩ Ｉ？となり、このとき該一致したアドレス
レジスタ１０２（ＡＲ１〜ＡＲｉ）に対応する読出し／
書込み指示信号線１０１ （Ｒ１−Ｒ１−１）のいずれ
かが０′”の状態、すなわち書込み動作状態であれば該
信号線１０１（Ｒ１〜Ｒｉ−ｔ）を入力とするアンド・
ゲート回路２０２の出力は“０″となり、対応するアン
ド・ゲート回路２０３を開き、該アドレス一致した比較
回路２０１ （ＣＯＭＰ ｔ〜ＣＯＭＰｉ−１）の出力
”１”はオア・ゲート回路２０４を通りアンドゲート回
路２０５を閉じる。
したがってアドレスレジスタ１０２（ＡＲｉ）の内容を
アドレスデコーダ１０７に送出することかできず、アド
レスはアドレスレジスタ１０２（ＡＲｉ）に保留される
。
アドレスデコーダ１０７に送出することかできず、アド
レスはアドレスレジスタ１０２（ＡＲｉ）に保留される
。
この場合アドレスレジスタ１０２（ＡＲｉ）の内容と同
一内容を有する若番側のアドレスレジスタ１０２ （Ａ
Ｒ１〜ＡＲｉ□）に対応するアクセス要求源のアクセス
処理が完了したとき該同一内容を有するアドレスレジス
タ１０２ （ＡＲ１〜ＡＲｉ、）をリセットするので比
較回路２０１ （ＣＯＭＰ１〜ＣＯＭＰｉ□）出力は“
０″となり、第１のケースの場合と同様にアンド・ゲー
ト回路２０５を開くので保留されていたアドレスレジス
タ１０２（ＡＲｌ）の内容をアンド・ケート回路２０５
を通してアドレスデコーダ１０７（ＤＥＣｌ）に送出す
る。
一内容を有する若番側のアドレスレジスタ１０２ （Ａ
Ｒ１〜ＡＲｉ□）に対応するアクセス要求源のアクセス
処理が完了したとき該同一内容を有するアドレスレジス
タ１０２ （ＡＲ１〜ＡＲｉ、）をリセットするので比
較回路２０１ （ＣＯＭＰ１〜ＣＯＭＰｉ□）出力は“
０″となり、第１のケースの場合と同様にアンド・ゲー
ト回路２０５を開くので保留されていたアドレスレジス
タ１０２（ＡＲｌ）の内容をアンド・ケート回路２０５
を通してアドレスデコーダ１０７（ＤＥＣｌ）に送出す
る。
第３のケースとしてアドレスレジスタ１０２（ＡＲｉ）
の内容が若番側のアドレスレジスタ１０２ （ＡＲ１〜
ＡＲｉ、）のうちのいずれかの内容と一致した場合にお
いて、該一致したアドレスレジスタ１０２ （ＡＲ１〜
ＡＲｉ）に対応する読出し／書込み指示信号線１０１が
すべて１゛′の状態、すなわち読出し動作状態であれば
対応するアンド・ゲート回路２０２出力は１″となり比
較回路２０１ （ＣＯＭＰ、〜ＣＯＭＰｉ、）の出力に
無関係にアンド・ゲート回路２０３の出力は０″となり
、したがってオア・ゲート回路２０４の出力は０１１と
なり、アンド・ゲート回路２０５を開くのでアドレスレ
ジスタ１０２（ＡＲｌ）の内容をアンド・ゲート回路２
０５を通してアドレスデコーダ１０７（ＤＥＣｌ）に送
出する。
の内容が若番側のアドレスレジスタ１０２ （ＡＲ１〜
ＡＲｉ、）のうちのいずれかの内容と一致した場合にお
いて、該一致したアドレスレジスタ１０２ （ＡＲ１〜
ＡＲｉ）に対応する読出し／書込み指示信号線１０１が
すべて１゛′の状態、すなわち読出し動作状態であれば
対応するアンド・ゲート回路２０２出力は１″となり比
較回路２０１ （ＣＯＭＰ、〜ＣＯＭＰｉ、）の出力に
無関係にアンド・ゲート回路２０３の出力は０″となり
、したがってオア・ゲート回路２０４の出力は０１１と
なり、アンド・ゲート回路２０５を開くのでアドレスレ
ジスタ１０２（ＡＲｌ）の内容をアンド・ゲート回路２
０５を通してアドレスデコーダ１０７（ＤＥＣｌ）に送
出する。
上記の各場合において、アドレスデコーダ１０７はアド
レスレジスタ１０２の内容をデコードし、所要のワード
を選択するために所要のワードに対応するマルチプレク
サ回路１１０ （ＭＰＸ１〜ＭＰＸｋ）にアクセス要求
源情報（ＩＣｌ３゜・・・、ＩＫ・・・ｊｎＬｎ２ｊ・
・・、ｎＫ）を送る。
レスレジスタ１０２の内容をデコードし、所要のワード
を選択するために所要のワードに対応するマルチプレク
サ回路１１０ （ＭＰＸ１〜ＭＰＸｋ）にアクセス要求
源情報（ＩＣｌ３゜・・・、ＩＫ・・・ｊｎＬｎ２ｊ・
・・、ｎＫ）を送る。
また読出し／書込み指示信号線１０１上の信号をアンド
・ゲート回路１０６を通して対応するマルチプレクサ回
路１１０ （ＭＰＸ１〜ＭＰＸｋ蕨出し／書込み指示情
報（ＩＩＲ，１２Ｒ，・・・、ＩＫＲ。
・ゲート回路１０６を通して対応するマルチプレクサ回
路１１０ （ＭＰＸ１〜ＭＰＸｋ蕨出し／書込み指示情
報（ＩＩＲ，１２Ｒ，・・・、ＩＫＲ。
・・・、ｎ１Ｒｊ ｎ２Ｒ、・・・、ｎＫＲ）として送
出する。
出する。
マルチプレクサ回路１１０はアクセス要求源のデータレ
ジスタ１０８（ＤＲ１〜ＤＲｎ）を選択し、書込みのと
きは該データレジスタ１０８の内容を対応するワード１
０９に書込み、読出しのときは対応するワード１０９の
内容をデータレジスタ１０８に送出する。
ジスタ１０８（ＤＲ１〜ＤＲｎ）を選択し、書込みのと
きは該データレジスタ１０８の内容を対応するワード１
０９に書込み、読出しのときは対応するワード１０９の
内容をデータレジスタ１０８に送出する。
上記の説明で明らかなように、書込みのときは該当する
マルチプレクサ回路１１０に唯１つのアクセス要求源情
報を送出するので２重書込みを防ぐことができる。
マルチプレクサ回路１１０に唯１つのアクセス要求源情
報を送出するので２重書込みを防ぐことができる。
また読出しのときは該当するマルチプレクサ回路１１０
に複数のアクセス要求源情報を送出することかできるの
で、マルチプレクサ回路１１０は読出したワード１０９
をアクセス要求源に対応する複数のデータレジスタ１０
８に分配、送出することかできる。
に複数のアクセス要求源情報を送出することかできるの
で、マルチプレクサ回路１１０は読出したワード１０９
をアクセス要求源に対応する複数のデータレジスタ１０
８に分配、送出することかできる。
その後、読出し／書込みの動作が終了した時点に動作完
了指示信号作成回路２０６よりアクセス要求源に対して
動作完了信号１０３を送出する。
了指示信号作成回路２０６よりアクセス要求源に対して
動作完了信号１０３を送出する。
以上のように、本発明によればメモリ装置に複数のアク
セス要求が同時に生起した場合、該アクセス要求のアド
レスが夫々異なるとき、および該アクセス要求のアドレ
スが同一の場合でも該アクセス要求が読出し動作のとき
はメモリ装置への同時動作を可能とする構成としたので
、複数のアクセス要求源においてメモリ装置へのアクセ
ス時、待合せとなる確率が小となり、メモリ装置共用に
よる処理能力の低下を防ぐことができる。
セス要求が同時に生起した場合、該アクセス要求のアド
レスが夫々異なるとき、および該アクセス要求のアドレ
スが同一の場合でも該アクセス要求が読出し動作のとき
はメモリ装置への同時動作を可能とする構成としたので
、複数のアクセス要求源においてメモリ装置へのアクセ
ス時、待合せとなる確率が小となり、メモリ装置共用に
よる処理能力の低下を防ぐことができる。
なお、上記実施例は本発明による方式を実現する一例に
すぎず、本発明は上記実施例に限定されるものではない
。
すぎず、本発明は上記実施例に限定されるものではない
。
第１図は本発明が適用される一実施例の全体図を示す。
第１図において１−１〜１−ｎはメモリ装置２を共用す
る複数の処理装置等、２はメモリ装置、３はメモリ制御
部、４はメモリ部を示す。 第２図は第１図の実施例におけるメモリ装置２の内容を
示す。 第２図において１０２はアドレスレジスタ、１０５は制
御回路、１０７はアドレスデコーダ回路、１０８はデー
タレジスタ、１０９はメモリ、１１０はマルチプレクサ
回路を示す。 第３図は第２図における制御回路１０５の詳細を示す。 第３図において２０１は比較回路、２０６は動作完了指
示信号作成回路を示す。
る複数の処理装置等、２はメモリ装置、３はメモリ制御
部、４はメモリ部を示す。 第２図は第１図の実施例におけるメモリ装置２の内容を
示す。 第２図において１０２はアドレスレジスタ、１０５は制
御回路、１０７はアドレスデコーダ回路、１０８はデー
タレジスタ、１０９はメモリ、１１０はマルチプレクサ
回路を示す。 第３図は第２図における制御回路１０５の詳細を示す。 第３図において２０１は比較回路、２０６は動作完了指
示信号作成回路を示す。
Claims (1)
- １ 複数個のアドレスレジスタの内容によりアクセスさ
れるメモリ装置において、該複数個のアドレスレジスタ
のうち任意の複数個のアドレスレジスタからの読出しあ
るいは書込み動作要求の指定番地が夫々異なれば読出し
あるいは書込みの同時動作を行ない、該任意の複数個の
アドレスレジスタからの読出しあるいは書込み動作要求
の指定番地が一致した場合、該動作要求の少なくとも１
個が書込み動作要求であれば該一致した指定番地への同
時動作を禁止し、該動作要求がすべて読出し動作要求で
あれば該一致した指定番地への同時動作を行なうことを
特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3910976A JPS5850382B2 (ja) | 1976-04-07 | 1976-04-07 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3910976A JPS5850382B2 (ja) | 1976-04-07 | 1976-04-07 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52122437A JPS52122437A (en) | 1977-10-14 |
| JPS5850382B2 true JPS5850382B2 (ja) | 1983-11-10 |
Family
ID=12543898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3910976A Expired JPS5850382B2 (ja) | 1976-04-07 | 1976-04-07 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5850382B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0422140Y2 (ja) * | 1987-05-20 | 1992-05-20 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159669U (ja) * | 1984-09-26 | 1986-04-22 | ||
| JP2719227B2 (ja) * | 1990-10-12 | 1998-02-25 | 富士通株式会社 | 処理装置 |
-
1976
- 1976-04-07 JP JP3910976A patent/JPS5850382B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0422140Y2 (ja) * | 1987-05-20 | 1992-05-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52122437A (en) | 1977-10-14 |
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