JPS58501752A - 伝送線路を通してデジタルデ−タを伝送する信号ブ−スタを備えたテレメ−タ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 伝送線路を通してデジタルデータを伝送する信号ブースタを備えたテレメータ装 置 関連出願 本出願は、１９８１年６月１０日に出願し、「伝送線路を通してのデジタルデー タ伝送に用いる信号ブースタ」と命名したアメリカ合衆国特許出願第２７２，１ ２５号の一部継続出願である。

発明の背景 本発明は遠隔の事象を検出し、伝送線路上の検出事象を表わすデジタルデータ信 号をブース）　（ｂｏｏｓｔ　）してこれを伝送する装置に関するものである。

テレメータの分野においては、物理的な現象（例えば音、光、変位、温度、歪等 ）を検出して検出信号を伝送線路を経て中央の受信ステーションに伝送する多く のセンサを用いた装置が数多くある。このようなテレメータ装置の１つの例に、 船で曳航されるソナーアレイ装置（５ｏｎａｒ　ａｒｒａｙ　ｓｙｓｔｅｍ　） があシ、この装置は、中央の受信ステーションに接続されている伝送線路（例え ば同軸ケーブル）に接続された多数のハイ、ドロホン（水中受波器）を備えてい る。このプレイ装置は水中に置かれて探知の目的で船（例えば潜水艦）によシ曳 航される。各センサはアナログ検出信号を発生することができるようになってお り、この検出信号は〜Φ変換器によってデジタルデータ信号に変換される。

このデジタルデータ信号は、中央のデータ受信ステーションに伝送するだめの伝 送線路に注入される。

金属製の伝送ケーブルのデータ伝送容量は限られているため、伝送線路により伝 送されたデジタルデータ信号の伝送損失を補償することを可能にする回路の技術 が必要とされている。このような回路は、一般には、信号を増幅するために伝送 線路に沿って予め定められた間隔で配置された中継回路及び再同期器、又は、中 断回路だけまた（ｒ！、再同期器だけからなっていた。しかしながらこれら中継 回路は直列的な性質があるため、これらの中継装置を用いたセンサアレイ装置は 信頼性を欠くものであった。即ち、もしもアレイの中の１つの中継装置が故障す ると、データの伝送は著しく減衰されるか或いは全く行なわれなくなる。更に従 来の中継装置は比較的重く、曳航式ソナーアレイの使用環境である海水中で使用 するには好まし−〈ないものであった。

したがって、重量が軽く、シかもブースタ回路の１つが故障しても他のブースタ 回路は伝送損失を補償するためにデジタルデータ信号の増幅が可能であるような 、直列性の問題をもたない、デジタルデータ信号ブースタ回路を備えたテレメー タ装置の技術が必要とされる。

発明の概要 本発明の目的は、従来の中継回路の欠陥を克服した、特に本発明は、伝送線路に より生じる減衰の如何に拘らず、また伝送線路の存在するノイズの如何に拘らず デジタルデータ波形の振幅と尖鋭度とタイミングとを保持することによってデジ タルデータ波形の端縁部を改善するブースタ回路を提供することを１つの目的と する。

本発明の他の目的は、直列性の問題がないブースタ回路を提供することにあシ、 本発明のブースタ回路を複数個、伝送線路に沿った、所定の間隔をあけた点に結 合した場合には、１個乃至数個のブースタ回路が故障しても他の動作可能なブー スタ回路がその故障したブースタ回路を補うことができる。

本発明の更に他の目的は、複数個の検出ステーションを有するブースタ・テレメ ータ装置を提供することにあシ、そして各検出ステーションにはブースタ回路が 設けられ、各検出ステーションは伝送線路上の入力デジタルデータ信号をブース トすべき時及び該伝送線路上の局部デノタルデ〜り信号を注入すべき時を決定す ることができる。

本発明の更に他の目的は、複数個の検出ステーションを備え、伝送線路上に局部 デジタルデータ信号を注入する各検出ステーションの伝送時間によって装置が最 初に始動される時を決定するブースタ・テレメータ装置を提供することにあシ、 該検出ステーションは交換可能性がある上、伝送線路上への局部デジタルデータ を注入するために予め確保した時間スロットでプリセットしておく必要がない。

更に本発明の他の目的は、複数個の検出ステーションを備え、該各検出ステーシ ョンが伝送線路〃・ら電力を受け取シ且つ各検出ステーションの各部材を作動さ せるだめの局部電力を供給する手段を有しておシ、他の検出ステーションへの電 力の分配の仲立ちをする検出ステーションのいずれにおいても電力供給の失敗（ 例えば、回路の短絡、回路の開放等）を起こさないブースタ・テレメータ装置を 提供することにある。

本発明のブースタ・テレメータ装置は、以下に述べるように多くの新規な特徴を 有している。本発明のブースタ・テレメータ装置は、マスター・クロックと電気 的伝送線路に結合される複数個の検出ステーションを備えており、この電気的伝 送線路には、マスター・クロックと検出ステーションの作動を制御し且つ検出し た局部データを受信する制御器兼受信器を備えたシステム電力制御サブシステム が接続されている。そしてブースタ・テレメータ装置がパワー・ア、ノすると、 各検出ステーションは制御器兼受信器とマスター・りロックとによって起こされ る組織的プロセスに従って局部検出データの伝送のだめの時間スロットを要求す る。したがって、ブースタ・テレメータ装置は、成る検出ステーションが、他の 検出ステーションから伝送されてきた成るデジタルデータ信号のトップに、検出 したデジタルデータ信号を注入できないようにすることができる。上述のように 、各検出ステーションは、前の検出ステーションから伝送線路上に注入されるデ ジタルデータ信号をブーストするブースト回路を備えてお９、そして該ブースト 回路は伝送線路に接続された負性インピーダンス２安定装置を有している。該負 性インピーダンス２安定装置は、デジタルデータ波形の端縁のタイミングと振幅 を保存するため、該デジタルデータ波形の端縁部を検出し且つ固定振幅信号を伝 送線路上に注入する端縁部検出装置である。まだ、この負性インピーダンス２安 定装置は、伝送線路に弱く結合されているため、負性インピーダンス２安定装置 が故障しても、デジタルデータ信号を大部分において弱めることはない。したが って、本発明のブースタ回路は、伝送線路上に伝送されるデジタルデータ信号を ブーストするだめのブースタとして十分な利点がある。

上述のように、本発明のブースタ・テレメータ装置のえている。このスイッチン グ・モード調整回路は、検出ステーション内の各回路に電力を供給するので、各 検出ステーション内に別電源を必要とすることはない。

上記の目的並びに続いて明らかにされる他の目的及び利点は、以下に更に詳細に 記載され、請求される構成及び動作の詳細中に存する。添付図面には図面の一部 をなす参照符号が付されているが、全図面を通じて同じ番号は同等の部分を指し ている。

図面の簡単な説明 第１図は本発明のブースタ・テレメータ装置のブロック図、第２図は本発明のブ ースタ回路のプロ、り図、第３図は本発明のブースタ回路のブロック図、第４図 はデジタルデータ信号、ブースタ信号及びブーストしたデジタルデータ信号を表 わすグラフ、第５図は或ブースタ回路の故障に対してアレイ中の後続のブースタ 回路がデジタルデータ信号をブーストして正規のレベルに漸近的に近ずけること により補償を行なう様子をボスクラフ、第６図はブースタのアレイを伝送線路に 接続する場合の、本発明のブースタ回路に対する適正な設計の採択を説明するた 込に用いられる概略図、第７図は本発明に係る第２図のブースタ回路６０の第１ の実施例の回路図、第８図は本発明に係る第２図のブースタ回路６０の第２の実 施例の回路図、第９図は本発明に係る第２図のブースタ回路６０の第３の実施例 の回路図、第１０図は本発明に係る第２図のスイッチング・モード調整回路５６ のブロック図、第１１図は第１０図のスイッチング・モード調整回路５６の回路 図、第１２図は第２図の注入回路５０の回路図、第１３図は第２図のブースタ制 御回路５２のプロ、り図、第１４図は各検出ステーションが割り当られた時間ス ロット内で伝送線路上にデジタルデータ信号を注入する場合に、各検出ステーシ ョンに時間スロットを割探当てるだめの組織的手続において用いられる同期・ぐ ルスを示すタイミング図、第１５図は第１３図のブースタ制御マスター・タイミ ング回路２８８のブロック図、第１６Ａ図は第１５図のタイミング捕捉制御回路 ３２２の動作を示すフローチャート、第１６Ｂ図は第１５図のタイミング捕捉制 御回路３２２の状態図、第１７Ａ図は第１３図の伝送スロット制御回路２９４の ブロック図、第１７Ｂ図は第１７Ａ図のコンテンション・フレーム制御回路３４ ０の状態図、第１８図は第１３図のデータ・ハンドラ回路２９６のプロ、り図、 第１９図は第１３図のウオッチド、グ回路２９８のブロック図、第２０図は第１ ３図のソフト同期信号回路３０２のプロ、り図、第２１図は第１図に示した主マ スター・クロ、りのブロック図、第２２図は第２１図の同期ｉｅルス発生器４０ ８及びモード制御器４０４のブロック図及び第２３図は第２１図の注入回路４１ ０の一実施例のプロ、り図である。

好ましい実施例の詳細な説明 第１図は、本発明のブースタ・テレメータ装置のブロック図である。図示の装置 は、２０メガビット／秒までのデータ処理能力を有する高速時分割多重装置であ る。本発明のブースタ・テレメータ装置は、多数の十ンサ即ち検出器を監視しな ければならない軍事システム及び商業システムの双方に用途がある。例えば、ブ ースタ・テレメータ装置は陸と海での石油探鉱及び企業規模でのプロセス工業に 使用することができる。

好ましい実施例においては、テレメータ装置は船で曳航されるソナーアレイ装置 として使用される。しかしながら、本発明のブースタ・テレメータ装置は、複数 のセンサを有するデジタルデ〜り伝送システムにおいて使用するのに適している 。

第１図について説明すると、検出ステーション２０が、好ましい実施例において は中央導体２３を有する１本の同軸ケーブルである電気的伝送線路２２に接続さ れている。伝送線路２２に接続される検出ステーション２０の数と配設場所は、 検出しようとする物理的な現象のタイプしてよって変わる。主マスター・クロ。

り２４とバックアップ・マスター・クロ、り２６が、検出ステーション２０の動 作と同期するように、同軸終端部２５に隣接した伝送線路２２の一端で接続され ている。システム電力制御サブンステム２７は、ブースタ・テレメータ装置の動 作を制御するだめの指令信号を発生する中央処理システムでありデジタルデータ を受信するようになっている制御器兼受信器２８を備えている。例えば、制御器 兼受信器２８は、船で曳航されるアレイに接続される船側のコンビーータを含む ことができる。システム電力制御サブシステム２７は更に、３軸トウ・ケーブル （ｔｏｗ　ｃａｂｌｅ　）　３２の導体ａとｂに電力と指令トーン（ｃｏｍｍａ ｎｄ　ｔｏｎｅ　）を供給する定電流電源３０を有している。制御器兼受信器２ ８は定電流電源３０に指令信号を供給して定電流を変調することによシ、指令信 号トーンを発生する。トウ・ケーブル３２は、アレイを曳航している船から所定 の距離離れたところに検出ステーション２０のアレイを配設するために、曳航さ れるアレイに必要とされるものである。信号電力分離器３４が３軸トウ・ケーブ ル３２を２−導電体伝送線路２２に接続することにより、電力信号、検出ステー ション２０からのデジタルデータ信号及び制御器兼受信器２８からの指令信号は いずれも伝送線路２２に導かれる。しかしながら、デジタルデータ信号は３軸ト ウ・ケーブル３２の導体すとＣに沿って制御器兼受信器２８に伝送される。かく して、信号電力分離器３４はデジタルデータを電力から分離する。好ましい実施 例では、信号電力分離器３４はコンデンサ３６とインダクタ３８とからなる。

！検出ステーション２０は、ブースタ・サブシステム４０、センサ即ち検出器４ ２と４４、及び信号調整回路４６と４８を備えている。検出器４２と４４は、あ る物理的現象（例えは、音、光、変位、温度、歪など）を検出するのに使用され る。好ましい実施例においては、検出器４２と４４は曳航されるアレイで使用さ れる水中聴音器（ｈｙｄｒｏｐｈｏｎｅ　）である。検出器４２及び４４は、信 号調整回路４６及び４８にそれぞれアナログデータを供給する。信号調整回路４ ６と４８は、アナログデータを増幅するとともにフィルタ処理し、更にアナログ データをデジタルデータに変換する。ブースタ・サブシステム４０は、伝送線路 ２２と（１）検出器４２及び信号調整回路４６並びに（２）検出器４４及び信号 調整回路４８から々る一対のチャンネルとの間のインターフェース（１ｎｔｅｒ ｆａｃｅ　）として作用する。ブースタ・サブシステム４０は電力を配分してチ ャンネルを作動させるとともにデジタルデータを信号調整回路４６及び４８から 受信する。ブースタ・サブシステム４０はまた、（例えば、検出器４２と４４を 校正するための）タイミング・制御信号を通す。ブースタ・サブシステム４０は どんなタイプのデジタルデータでも受信することができるので、ブースタ・サブ システム４０はデジタルデータ信号を発生゛するあらゆるタイプの検出回路に接 続することができることになる。

ブースタ・サブシステム４０が制御ノｊルスＣ０ＮＴヲＤＡＴＡ／Ｃ０ＮＴ線路 を介して信号調整回路４６に送るといつでも、信号調整回路４６はクロック信号 に同期された８ビツト・データ（ｂｉｔ　ｄａｔａ　）をブースタ・サブシステ ム４０に供給する。

上記したように、主マスター・クロック２４とバックアップ・マスター・クロッ ク２６は検出ステーションのアレイ２０の端部において伝送線路２２に接続され ている。主マスター・クロック２４とパ、クアノゾ・マスター・クロック２６は 同じ内部構造を有し、互いに接続されているとともに、一方がパ、クアノプ・マ スター・クロ、り２６の役割なしかつもう一方が主マスター・クロ、り２４とし て作用するようにわずかに異なった態様で伝送線路２２に接続されている。検出 器のアレイ即ちセンサ・アレイが最初に導通されると、主マスター・クロック２ ４は機能し始めるが、パックア、ｆ・マスター・クロック２６は作動しない。シ ステム電力制御サブシステム２７は、主マスター・クロック２４とバックアップ ・マスター・クロ、り２６によって検出される指令信号トーンを送ることができ る。

指令信号１・−ンが短い信号トーン・パース）　（ｂｕｒｓｔ）である場合には 、主マスター・クロック２４は同期パルスの一つ（同期パルスＡ２）の長さを変 え、校正モード（ｃａｌｉｂｒａｔｉｏｎ　ｍｏｄｅ　）への変換又は校正モー ドからの変換を検出ステー７ョン２０へ指示する。指令信号１・−ンが長い信号 トーン・バーストである場合には、バックアップ・マスター・クロック２６が導 通する。

別の長い信号１・−ン・バーストであると、バッファ。

ノ・マスター・クロック２６をオフに変える。かくして、長い信号トーン・バー ストがシステム電力制御サブシステム２７によって伝送されるたびごとに、ノク ックアッゾ・マスター・クロ、り２６の状態が切替えらレル。バックアップ・マ スター・クロ、り２６が起動されると、クロック２６は無効信号又は動作不能、 信号（ｄｉｓａｂｌｅ　ｓｉｇｎａｌ　）を主マスター・クロ、り２４に送シ、 主マスター・クロック２４をオフに変える。かくして、長い指令信号トーン・バ ーストは、バックアップ・マスター・クロック２６と主マスター・クロ、り２４ を交互に作動させる。主マスター・クロック２４とバックアップマスター・クロ ック２６は同じ態様で機能するから、以下、主マスター・クロック２４の機能だ けを説明する。主マスター・クロック２４は複数の同期・やルスを含む同期信号 を伝送線路２２を介して伝送し、これらの同期・ぐルスは各検出ステーション２ ０においてブースタ・サブシステムによって受信される。同期パルスは、その波 形の端縁部に関して均等に離隔されておシ、検出ステーション２０がデジタルデ ータを伝送線路２２を介して別々の時間スロット（ｔｉｍｅ　５ｌｏｔ　）に注 入するように装置タイミング又はシステム・タイミング（ｓｙｓｔｅｍ　ｔｉｍ ｉｎｇ　）を構成するのに使用される。

検出ステーション２０により伝送線路にデジタルデータを注入するだめのシステ ム・タイミングを組轍する工程が、図面の第１４図に最も明瞭に示されている。

同ＸＡ”ルスＵ８個のパルスが１つのフレームを形成スるように発生される。フ レームは、伝送線路２２に接続された検出ステーションと少なくとも同じ数の時 間スロットに分解される。同期パルスはフレ一ムにおいて等距離だけ離隔してお シ、一般に、各同期パルスは幅が１つの時間スロットとなっている。しかしなが ら、例えば、８個の同期・ぐルスは（フレームの長さを示す）７１／−ム同期・ ぐルスと呼ばれ、２つの時間スロ、トノ長さとなる。更に、第１の７個の同期・ ぐルスのパルス幅は、例えば、モード（例えば、データモード、校正、コンテン ション（ｃｏｎｔｅｎｔｉｏｎ　）モードなど）の変化を検出ステーションへ運 ぶとともに、システムの動作に関する情報をシステム電力制御サブシステムへ伝 えるように変えることができる。第１の同期パルス（同期パルス扁１）の長さは 、システムが遊びモード即ちアイドル・モード（１ｄｌｅ　ｒｒｉｏｄｅ　）に あるがあるいはデータ・モードにあるかを指示するように変えられる。第２の同 期パルス（同期・ぐルス扁２）の長さは、検出器４２と４４の校正を制御するよ うに変えられる。１つのフレームにおいて発生される８個の同期パルスの波形の 端縁部は、システムの正確な同期を維持するのに使用される。

上記したように、フレーム内の時間スロットの数は、少なくとも検出ステーショ ン２ｏの数だけなくてはならず、各検出ステーション２０にはデノタルデータ信 号を伝送線路２２にのせて伝送するように特定の時間スロットが割当てられる。

特定の検出ステーション２０に対する特定の時間スロットの割当ては、伝送線路 ２２に沿ったその検出ステーションの他の検出ステーションに対する相対的な位 置によって決められる。

システムが導通すると、検出ステーション２ｏはデータを送っておらず、システ ムは約２０００個のフレームがタイミング捕捉（ｔｉｍｊｎｇ　ａｃｑｕｉｓｊ ｔｉｏｎ）を考慮するように動作する。次に、正常動作が始まろうとしているこ ト及ヒ構成フレーム即チコンテンション・フレームが近づいていることを指示す るように、同期パルス扁１の長さが（アイドル・モードを示す）長から短へ変え られる。好ましい実施例では、実際にｉｄ２つのコンテンンヨン°フレームがあ る。これらコンテンション・フレームは双方とも表示性能が同じである。第１の コンテンション・フレームハ、検出ステーション２０の誤動作（ｍａｌｆｕｎｃ ｔｊｏｎ　）をチェ、りしかつ誤動作を行なっている検出ステーションを無効に するために使用される。以下、本Ｓ、４ＭＨ書においては「コンテ７シヨン・フ レーム」とは、時間スルロットが検出ステーション２０によって要求されている 第２のコンテンション・フレームを云うものとする。次のフレームの同期パルス 力検出ステーション２ｏによって受信されるト、検出ステーション２０はコンテ ７ンヨン・フレームが始動していることを認識する。各検出ステーション２０は 、主マスター・クロック２４がらの同期ノぐルス及び前の検出ステーション２ｏ にょシ伝送線路２２に投入されるパルスを認識する。前の検出ステーション２０ とは、当該検出ステーション２０（即ち、同軸終端部２５に最も接近している第 １の検出ステーション２０）よりも同軸終端部２５（即ち、センサ・プレイの後 端）に接近している検出ステーション２０吉して定義される。例えば、Ｎ個（Ｎ は整数）の検出ステーションＮがある場合、Ｋ個目の検出ステーション（ＫはＮ よりも小さいあるいはＮと等しい整数）は第１乃至（Ｋ−１）の検出ステーショ ン２０によシ伝送線路に注入される信号を認識する。しかしながら、Ｋ番目の検 出ステーション２０は、Ｌ番目の許容数（１６ｎ）によシ伝送線路２２に注入さ れる信号を認識せず、その許容数がフレーム１個当シのスロットの許容数と一致 するように推定スロット接続時間を変える。

本発明の装置において行なわれる組織プロセスは、各検出ステーションのブース タ・サブシステム４０を互換自在であるようにしている。従って、伝送スロット はシステムが導通してから間もなくコンテンション・フレームにおいて定められ るので、各ブースタ・サブシステム４０を予めプログラム化（ｐｒｅｐｒｏｇｒ ａｍ　）　してデータ伝送用の特定のスロットを選択することは必要でない。

第２図は、第１図のブースタ・サブシステム４０のブロック図である。第１図に おいては、ブースタ・サブシステム４０は伝送線路の中央導体の囁一点に接続さ れているものとして示されているが、伝送線路２２の中央導体２３は実際には連 続通路においてブースタ・サブシステム４０を通る。この通路は、ブースタ・サ ブシステム４０の一端に入るデータ信号がブースタ・サブシステムを介して進み 、かつ、ブースタ・サブシステム４０が動作しているか否かに拘らず実質上変化 のない他端部を出るという意味において連続しているのである。更に、定電流電 源３０から主マスター・クロック２４及びバックアップ・マスター・クロック２ ６へ流れている定電流があり、ブースタ・サブシステム４０の前端（制御器兼受 信器２８に最も接近している側）に入る電流は全て、後端（主及びパノクアノゾ ・マスター・クロック２４と２６に最も接近している側）から出る。

第２図（でついて説明すると、圧入的」路５０が伝送線路２２の前端に接続され ている。注入回路５０は、・クルスの形態をなすテ゛ノタルデータ信号を、特定 の検出ステーション２０に関して割当てられる時ｒ＝」スロットの間、伝送線路 ２２に加える。第１と第２のブースタ制御回路５２と５４が圧入回路５０に接続 され、チャンネルから局部ポート１及び２を介して受信するデータモ−ドを供給 する。即ち、局部ボート１は検出器４２と信号調整回路４６からなるチャンネル に接続されておシ、一方、局部ポート２は検出器４４と信号調整回路４８からな るチャンネルに接続されている。ブースタ制御回路５２と５４は伝送データ信号 ＴＸＤ２とＴＸＤｌをそれぞれ発生する〇 ブースタ制御回路５４からの伝送データ信号ＴＸＤ　１はブースタ制御回路５２ によシ使用されるだけであシ、これは、ブースタ制御回路５２と５４が伝送線路 ２２にデータを伝送するタイミングに関して同意するかどうか、従って、注入回 路５０が無効にされるべきか否かを定めるのに使用される。ブースタ制御回路５ ２からの伝送データ信号ＴＸＤ２はブースタ制御回路５４によって同様に使用さ れ、注入回路５０がブースタ制御回路５２又はブースタ制御回路５４によって無 効にされない限シ、注入回路５０によって伝送線路２２に伝送される。好ましい 実施例においては、時間スロットは幅が２０ビツトであシ、ブースタ制御回路５ ４と５２がそれぞれ発生する伝送データ信号ＴＸＤ１とＴＸＤ２は、スロットに おける２０ビツトのうち１８ビ７トの…」は高くてもよく、残りの２ビツトはス ロット伝送間のガード・バンド（ｇｕａｒｄ　ｂａｎｄ　）として保存される。

ブースタ制御回路５２からの伝送データ信号ＴＸＤ２は１８ビ、ト全体を通じて デジタルデータ・・ぐルスを含み、局部ポートｌ及び２から受けるデジタルデー タにパリティ・ビット（ｐａｒｉｔｙ　ｂｉｔ　）と識別ビット（１ｄｅｎｔｉ ｆｉｃａｔｉｏｎ　ｂｉｔ　）を加えたものに相当する。

伝送データ信号ＴＸＤ１は、データビットがいずれも高い点を除き、信号ＴＸＤ ２に概ね似ている。

切替モード・レギュレータ回路５６は伝送線路２２から電力を引出し、ブースタ ・サブシステム４０及び信号調整回路４６と４８に電力を提供する。電流は切替 モード・レギュレータ回路を通って減衰せずに伝送線路２２の中央導体２３へ供 給されるが、レギュレータ回路によシ中央導体２３である程度の電圧降下が起シ 、この電圧降下は、切替モード・レギュレータ回路５６が局部的に使用可能な電 力（１ｏｃａｌ　ｕｓａｂｌｅ　ｐｏｗｅｒ）に変換する電力タップ・オフ（ｔ ａｐ−ｏｆｆ）を生じさせる。

ブースタ・サブシステム４０は更に、伝送線路２２を介して前方に進行する情報 を検出し、かつ、エネルギを伝送線路２２に加えることによシ進行しているデジ タルデータの端縁部を増大させるブースタ回路６０を備えている。ブースタ回路 ６０は、伝送線路２２のデジタルデータ信号の端縁部に合わせて応答時間を変え るブースタ制御回路５２からのソフト同−期信号を受信する。ソフト同期信号に よシ、ブースタ回路６０は伝送線路２２に沿って進んでいる信号の端縁部のタイ ミングを制御し、伝送線路２２のデジタルデータ信号が同期するのを維持する。

ブースタ回路６０はまた、２つの受信したデータ信号ＩＲＸＤ　（即ち、前の検 出ステーション２０からの同期ノクルスとデータ）をブースタ制御回路５２と５ ４に供給する出力端子を備えている０ ２つのブースタ制御回路５２と５４は同じであるが、好ましい実施例においては 、ブースタ制御回路５４のＲＯＬＥ入力端子は接地され、ブースタ制御回路５２ のＲＯＬＥ入力側は電源電圧に接続される。これは、双方のブースタ制御回路５ ２と５４が反対極性のデータ信号（ＩＲＸＤ　）を受信することができるように するためである。ブースタ制御回路５２と５４へのデータ信号の入力は、ブース タ制御回路５２と５４が（１）同期パルスと同期するようになシかつこの同期を 維持し、（２）システムが初期設定されるときに組織プロセスに参加し、（３） 同期信号からモード情報を検出し、かつ（４）正しいソフト同期信号を発生する ことができるように、機能するものである。かかる機能は詳細に後述する。ブー スタ制御回路５２と５４はそれぞれ部分位相固定ループ回路６２と６４に接続さ れている。部分位相固定ループ回路６２と６４はそれぞれブースタ制御回路５２ 及び５４内の回路と結合して、データ受信入力端においてブースタ制御回路５２ と５４に受信される同期パルスに固定される位相固定ループを形成する。ブース タ制御回路５２と５４はまた、同期パルスの幅変調を検出することによシ適正な 動作モード（アイドル、データ又は校正の各モード）を定め、どのフレームがコ ンテンション・フレームであるかを定め、更に校正機能が発揮されるべきかどう かを定める。

ブースタ制御回路５４によって供給される伝送データ信号ＴＸＤＩの発生時期は ブースタ制御回路５４のレジスタに記憶されているスロット・アドレスの関数で あシ、しかもブースタ回路６０から受信される同期ｉｅルスによってブースタ制 御回路５４が定めるフレーム内の電流位置の関数である。ブースタ制御回路５２ と５４はそれぞれ、伝送データ信号ＴＸＤ１とＴＸＤ２のタイミングを監視する ウオッチド、グ（ｗａｔｃｈｄｏｇ　）回路６６と６８を有している。ウォッチ ドッグ回路６６゜６８の一方は、もう一方の回路に対応するブースタ制御回路が 割当てられた時間スロットの範囲外で活動状態にあることを検出すると、注入回 路５０に出力無効信号を発生して注入回路による伝送を無効にする。かくして、 ブースタ・サブシステム４０内に障害があると、かかる障害によシ伝送線路への 伝送は行なわれない。即ち、障害があると、割当てられた時間スロットの外側で の伝送は行なわれないことになる。

第３図は、伝送線路に結合さ−れた本発明のブースタ回路６０を示している。上 記したように、好ましい実施例においては、伝送線路２２は同軸ケーブルである が、適宜の伝送線路（例えば撚回されたワイヤ対）を用いることができる。第３ 図に示すように、ブースタ回路６０は従来の中継回路のように伝送線路２２に直 列に接続されていないため、仮にブースタ回路６０が故障したとしても、デジタ ルデータ信号は伝送線路２２に沿りて伝播することができ、故障したブースタ回 路は該信号を僅かに減衰させるだけである。第４図はブースタ回路６０の入力端 において伝送線路２２に現われるデジタルデータ信号及びブーストされた後ブー スタ回路６０の出力端において伝送線路２２に現われるデジタルデータ信号を示 している。第４図に示されているように、ブースタ回路６０は或スレンヨールド レベル（閾値）を有しておシ、このスレンヨールドレベルより低いレベルではデ ジタルデータが検出されない。これによシスレショールドレベルよす低いすべて のノイズが減衰される。１度スレンヨールドレベル以上の波形の端縁部がブース タ回路６０によって検出されると、該ブースタ回路６０は伝送線路２２に一定の 振幅の信号を注入する。その結果伝送線路２２に出力される信号の波形はブース タ回路６０の入力端の伝送線路２２を伝播している入力信号より僅かに大きな振 幅と該入力信号より鋭い端縁部とを有している。このように本発明のブースタ回 路６０は、ノイズを減少させるが一方ではデジタルデータ信号を維持して温度、 圧力、ひずみ、寿命等によって生じる可能性のあるケーブル特性の変化を補償す る。

本発明のブースタ回路６０は、センサ・アレイによって発生させられるデジタル データ信号をブースｉ・するのに用いるのに特に好適である。このように使用さ れる場合、伝送線路２２に沿って伝送されるデジタルデータ信号をブーストする ため、伝送線路に複数のブースタ回路６０が（検出ステーション２０の一部とし であるい（−１：ブースタのみとして）結合される。好ましい実施例において、 注入される一定振幅の信号は、一定の振幅を有する電流の過渡的変化と一定の振 幅を有する電圧の過渡的変化を含む。この一定の振幅信号はデジタルデータ信号 に加えられるため、ｄＢで表わした有効利得は信号の強さとともに変化する。そ の結果、先に故障したブースタによって弱められた信号は正規のレベル以上にブ ーストされ、これによりそのデジタルデータ信号は伝送線路２２に更に設けられ ているブースタ回路６０を通過して伝播する際にその正規の振幅に漸近的に復帰 させられる。

第５図に示されているように、多数のブースタ回路６０のうちの１個まだはそれ 以上のものが故障してもデータ信号が甚だしく減衰されることはなく、まだセン サ・アレイ全体が役に立たなくなることもない。第５図はデジタルデータ信号が 伝送線路２２に沿って伝播する際の該信号の振幅を示したグラフである。特に、 第５図は、伝送線路２２沿いの８０ｍの点に配置されたブースタが故障した例を 示している。この場合デジタルデータ信号は、伝送線路２２によって生じた減衰 及び８０ｍの位置に配置された故障したブースタ回路６０によって生起された比 較市価かな減衰のために、１００ｍの位置では６０ｍの位置での略０．７ボルト の振幅から０，１５ボルトまで降下する。しかしながら、（１００ｍ、１２０ｙ ｙ＋、１４０ｍ、１６０ｍ、１８０ｍ及び２００ｍの位置に配置された）後続の ブースタ回路６０がデジタル信号をブーストするため、該信号１：１１、漸近的 にその正規のレベルに近すいていく。このようにして本発明のブースタ回路６０ を用いたブースタ装置は従来技術の中継装置が有していた直列性による信頼性の 問題を解決する。

次に、第６図を参照して、データ伝送線路２２に等間隔で配置された無限のブー スタ列の動作について解析を行なう。第６図は伝送線路２２とブースタ回路６０ とを示している。ここで成年−の立上り端縁信号、以下固有過渡信号というが、 伝送線路２２に沿って伝播していて、該信号が、ブースタ回路の間隔に等しい周 期で周期的に変化する以外には形状も振幅も更に変化することなく伝播する或波 形になっているものとする。以−１・の説明では」−記固何過渡信月が、ブース タ回路の設ｊＦｉ’　Ｉ”Ｂｊ隔と伝送線路の特性とシステムの他の・ぐラメー クとの関数であるとして考察される。

ブースタが設けらｔｌている伝送線路を設計する目的は、ステ、ゾ関数に略近似 する固有過渡信号を得ることである。この信ぢは、立トリが速く、シかもオーパ ンー−１−（ｏｖｅｒｓｈｏｏｔ　）、プレン−ｈ　（ｐｒｅｓｈｏｏｔ　）、 す／ギング（ｒｉｎｇｉｎｇ　）、落ノΔみ（ｓａｇ　）、ふくらみ（ｓｗｅｌ ｌ　）　、或いはゴースト（遅延され、減衰された２次的なステ、ゾ信号）のよ うな歪が極力小さいものであるべきである。これらの歪はいずれもブースタ回路 ６０からの単一の捷たけ多重の反射と伝送線路２２の伝播特性及び減衰特性の結 果として生じ得る。もしもシステムを適当なステップ状の固有過渡信号を受け入 れるように設計することができれば、デノクルデ〜り信号の各端縁部は個別にブ ーストされるため、複数のデジタルデータ信号論理波形が伝播することになる。

正確に動作させるには複数の波形の隣接する端縁部が分離されていることが必要 とされるので、最大のデータ繰り返し数は、上記固有過渡信号の立上り時間によ って左右されることになるだろう。ブースタが設けられている伝送線路を設計す る別の目的（ハ、或ブースタにおいて考察するとき、伝送線路でのブースタの注 入開始に先立つ或時間に成る点でスレショールドレベル（全ステ、ゾ高さの約２ ０乃至３０飴）に達する［ん有過渡信号を得ることである。かかる条件（徒、因 果性によるブースタのハードウェア実現性から必要となる。

第５図において、Ｚｏ　（ω）は伝送線路２２の特性インピーダンスを表わして いる。このインピーダンスＺｏ　（ω）は複素関数であり、周波数に依存する。

Ｐ（ω）は長さがＬ（ここでＬはブースタ回路６０相互間の間隔）のケーブル片 の伝播損失と遅れとを表わしている。

伝播関数Ｐ（ω）は伝達関数の特質を有している。即ち伝播関数Ｐ（ω）は複素 関数で周波数に依存し、その大きさと位相がそれぞれ損失と位相のずれとを決定 する。

Ｐ（ω）の位相には、上記伝送線路のケーブル片中での伝播の遅れに依存する位 相遅れの効果が含まれている。

■（ω）は「ブースタ≠０」の符号が付けられたブースタ回路６０における電圧 を指すものである。ｒｔ　（ω）は、ブースタ≠０（第６図参照）の左端に近接 した伝送線路２２における電流信号を指すものである。■（ω）とＩｔ（ω）の 任意の組合せに対して、上記ブースタの左端に近接した位置の状況は右方向への 進行波Ａ（ω）と左方向への進行波Ｂ（ω）とが重畳されたものとして見ること ができる。このことは、伝送線路２２のインピーダンス２゜（ω）が如何なる場 合でも真実である。

伝送線路中の電流及び電圧は、下記の式に従う進行波と関係がある０ ｉｔ（ω）　−（Ａ（ω）−Ｂ（ω））／Ｚｏ（ω）（１）■（ω）−Ａ（ω） 十Ｂ（ω）（２） 同様に、ブースタ≠０の右端に近接した伝送線路中での電流Ｉ２（ω）は、右方 向への進行波Ｃ（ω）と左方向への進行波Ｄ（ω）として見ることができ、これ らの進行波は下記の式に従う、線路中での電流及び電圧に関係している。

Ｉ２（ω）　−（Ｃ（ω）−Ｄ（ω））／Ｚｏ（ω）（３）■（ω）　−Ｃ（ω ）＋Ｄ（ω）（４）伝播関数Ｐ（ω）はいずれの方向に進行する進行波にも適合 する。Ｐ（ω）を第６図に適用すると、下記の式％式％ ）（５） ）（６） ここでＮ　（ω）及びＢｌ　（ω）は、ブースター＃１の左端に近接した位置で の進行波を表わしている点を除き、Ａ（ω）及びＢ（ω）と同様に定義される。

システムを通して伝播する波形は前記固有過渡信号であると仮定がなされている ので、Ａ１．　（ω）とＢｌ　（ω）とはＡ（ω）とＢ（ω）とを単にそのまま 遅延させたものでアル。或ブースタから次のブースタへ、の遅れをＴで表わす。

周波数領域（ｆｒｅｑｕｅｎｃｙ　ｄｏｍａｉｎ　）においては）時間遅れが周 波数に比例した位相遅れとなる。したがって前記固有過渡信号の仮定は、次の式 で表わされる。

ＡＩ　（ω）−ｅｘｐ（−ｊωＴ）Ａ（ω）（７）Ｂｌ（ω）＝ｅｘｐ（−ｊω Ｔ）Ｂ（ω）（８）Ｇ（ω）は、ブースタ回路６０がｔ＝ｏにおいて「０」から 「１」の状態に切替りたときに該ブースタ回路６０によって或短絡回路に与えら れる電流過渡−信号についての周波数領域での表現（即ち、フーリエ変換）を表 わしている。Ｚｌ（ω〕はブースタ回路が或一定の論理状態にあるときに伝送線 路２２側から見たブースタ回路６０のインピーダンスを表わしている。関数Ｇ（ ω）及び２＋（ω）は非方向性ブースタ回路６０の一般的な範叫に含まれるいか なるブースタ回路に対しても計算できる（第８図及び９図）。

かかる解析を方向性ブースタ回路６０（第７図）に適用するためには、２＋（ω ）が分路インピーダンスだけでなく直接インピーダンスをも含み、かつ、Ｇ（ω ）が電流過渡信号とともに電圧過渡信号を含むように、ブースタ・モデルを拡張 することが必要となる。

第６図に関して定義された関数は、ブースタ回路６０を伝送線路２２に取付けて いる点における電流を存続させるために、更に或拘末を受ける。即ち、０＝１１ （ω）−Ｉ２　（ω）−Ｖ（ω）／Ｚｌ　（ω）十Ｇ（ω）　（９）（１）乃至 （９）式は未知数ＡＩＡ’１ＢＩＢ’１ＣＩＤ１１，１工２及びＶに関しての同 様の線形方程式を構成する。

これらの式からＶに対する解をめることができる。

α０ ００式から、周波数領域における固有過渡信号を計算することができる。次いで 上記周波数領域における結果に対して逆フーリエ変換を施すことによって上記時 間領域における電圧固有過渡信号を数値計算することができる。Ｇ（ω）、Ｚｌ （ω）、ｚｏ（ω）及びＰ（ω）を変えることによって、種々のブースタの設計 と種々の伝送線路特性とブースタ相互間の間隔との効果をめることができる。こ れはコンビーータ解析で最適に実行され、これによシ或伝送線路２２に対するブ ースタ回路６０の所望の設計が行なわれる。

方程式α０）を解くために、隣接するブースタ間での固有過渡信号の伝播時間を 表わす・ぐラメータＴの値を仮定しなければならない。もしＴを変数とし、Ｇ　 、、Ｐ　。

Ｚｏ及びｚｌを一定とすると、計算された固有過渡信号は形状を変え、時間軸に 沿って或推移を示す。ブースタ回路が発生する電流過渡信号の開始点を１＝０と 定め、ブースタ回路６０の応答時間をＴｄとしであるので、ブースタ≠０は−Ｔ ｄにおいて固有過渡信号を検出しなければならない。したがって固有過渡信号は −Ｔｄにおいてブースタのスレショールドレペルとクロスしなければならず、こ のスレショールドレベルとのクロスよりも前に他のクロスが行なわれてはならな い。方程式αＱを用いる際には、この条件が満されるまでＴを繰り返し変化させ る。このようにＴを繰り返し変化させる過程を経て、方程式αＱは、任意に仮定 されたブースタノスレショールドレベルと、ブースタの遅延時間とブースタのイ ンピーダンスＺ１　と、ブースタの出力過渡信号Ｇと、ブースタ相互間の間隔り と、伝送線路の減衰及び分散（’ｄｉｓｐｅｒｓｉｏｎ　）　Ｐと伝送線路のイ ンピーダンスＺ。とに基いてＴの正しい値と固有過渡１ｇ号の形とを与える。

上記によシ、ブースタ回路のインピーダンス、伝送線路のインピーダンス、伝送 線路での減衰、分散及び伝播遅れに関する種々の選択を考慮して特定の伝送線路 ２２に対してブースタ回路６ｏを設計することができる。

第７図は、同軸ケーブルからなる伝送線路２２に結合するように設計された第２ 図に示すブースタ回路６０の好ましい実施例である。第７図のブースタ回路６０ はまた、撚回された対をなす伝送線路と結合して動作させるようにすることもで きる。第７図のブースタ回路６０は更に、一定の高さの端縁部と連続する端縁部 間の時間間隔に対する下部限界とを有する二進信号からなるブーストされるべき デジタル信号を伝送する伝送線路２２に結合されるように設計されている。

第７図を参照すると、変成器７０と抵抗７２とが結合回路網を形成しており、抵 抗７２の電圧は伝送線路２２の中央導体２３における電流の関数である◇変成器 ７０は直流レベルを結合することができないので、変成器７０と抵抗７２とによ シ構成される結合回路網では或高域周波数の力、トオフがある。好ましい実施例 においては、この結合は５　ＭＨｚで３　ｄＢダウンする。

デジタルデ〜り信号の端縁部が伝送線路２２を進行すると、端縁部の立上シ及び 立下り時間は著しく早い（約１５ナノ秒）ものとなる。端縁部は抵抗７２の両端 の電圧として現われるが、端縁部が立下ると、この落込み（ｄｒｏｏｐ　）は変 成器７０に結合されない。即ち、変成器７０と抵抗器７２とによって形成される 結合回路網はす早い過渡現象に対しては端縁部感知性（ｅｄｇｅ−ｓｅｎｓｉｔ ｉｖｅ　）であるが、レベル感知性（１ｅｖｅｌ　−５ｅｎｓｉｔｉｖｅ　）で はない。

第２の結合回路網がコンデンサ７４及び７６と抵抗７８とにより構成されている 。この結合回路網は直流レベルをブロックするが、高周波数レベルを通して結合 する。この結合回路網は、変成器７０と抵抗７２とによシ構成される結合回路網 の場合と同様、５　Ｍｒ（ｚで高域周波数の力、トオンを行なうように設計され ている。コンデンサ７４及び７６と抵抗７８とにより構成される結合回路網は、 伝送線路２２の中央導体２３の電圧に相当する電圧を抵抗７８の両端に発生する ことにより、この結合回路網は伝送線路２２の電圧を検出し、一方、変成器７０ と抵抗とにより構成される結合回路網は伝送線路２２の中央導体２３の電流を検 出する。

エミッタ接続された一対のトランジスタ８ｏと８２は、定電流ダイオード８４か ら電源電゛流を受け入れる電流スイッチを形成する。定電流ダイオード８４がら 供給される電流は通常、トランジスタ８ｏと８２の一方を通るので、一方のトラ ンジスタは導通し、他方は遮断される。定電流ダイオードからの電源電流はトラ ンジスタのエミッタへ直接流れる、即ち、この電流は抵抗７２と変成器７０とか ら形成される結合回路網を介してトランジスタ８２のエミッタへ流れることがで きる。ブースタ回路６ｏには２つの安定状態がある。

ブースタ回路６０の状態はトランジスタ８ｏと８２とにより構成されるスイッチ の状態によって決まり、スイッチの状態は １、トランジスタ８ｏのベース電圧、 ２　トランジスタ８２のベース電圧及ヒ３　トランジスタ８ｏと８２のエミ、り 間の差電圧の３つの電圧の線形結合にょシ制御される。

伝送線路２２を進行する進行波の電流成分と電圧成分の双方がブースタ回路６０ の状態に影響を及ぼす。

伝送線路２２の進行波の電流成分は、変成器７ｏと抵抗７２とから形成される結 合回路網により、トランジスタ８０と８２のエミッタ間の差電圧に結合される。

伝送線路２２の進行波の電圧成分は、コンデンサ７４及び７６と抵抗７８とによ シ構成される結合回路網によって、トランジスタ８２のベース電圧に結合される 。

伝送線路２２を前方へ向かう進行波がブースタ回路６０に当たると、（トランジ スタ８ｏと８２とにょシ形成されるスイッチの状態を制御することにょシ）ブー スタ回路６０の状態を制御する電圧の線形結合は、伝送線路２２の進行波の電圧 及び電流成分から同等のかつ同相の制御（ｃｏｎｔｒｉｂｕｔｉｏｎ　）を受け る。逆に、伝送線路２２を反対方向へ進む進行波がブースタ回路に当たると、ブ ースタ回路６０の状態を制御する線形結合した電圧は、伝送線路２２の進行波の 電圧及び電流成分から反対位相で同じ振幅の制御（ｃｏｎｔｒｉｂｕｔｉｏｎ　 ）を受ける。かくして、ブースタ回路６０は、前方へ向かう進行波の電圧成分と 電流成分との間の上記した組立的な干渉によシ及び反対方向に向かう進行波の電 圧成分と電流成分との間の上記した破壊的干渉にょシ、伝送線路２２の前方へ向 かう進行波に選択的に応答する。更に、ブースタ回路６０は、２つの結合回路網 の上記した高域フィルタ特性によシ伝送線路２２の前方に向かう進行波の高周波 数部分だけに対して選択的に応答する。

このように、トランジスタ対８０と８２は、上記３つの入力端子を組合わせた結 果に応じて、第１と第２の状態との間で交互に切替る。

定エミ、り電流が抵抗９０から供給される第２のスイッチング素子を、一対のト ランジスタ８６と８８が構成している。第１のスイッチング素子の場合と同様に 、抵抗９０によって供給される電流は通常、トランジスタ８６と８８のいずれか 一方を介して全体が流れ、ｌ・ランノスタ８０と８２により構成されるスイッチ ング素子か供粕するベース入力に応答してもう一方のトランジスタに切替る。即 ち、第２のスイッチング素子は、第１のスイッチング素子のスイッチング動作に 応じて第１の状態と第２の状態との間で切替る。かくしテ、トランジスタ８０と ８２とが構成する第１のスイ７チング素子が切替ると、トランジスタ８６と８８ とによって構成される第２のスイッチング素子が数ナノ秒後に切替る。これは、 トランジスタ８ｏと８２の出力がそれぞれ、トランジスタ８６と８８の入力に結 合されるからである。トランジスタ８６と８８とに形成されるスイッチング素子 の出力は、トランジスタ８６と８８のコレクタからそれぞれトランジスタ８０と ８２のベースへの結合を介してブースタ回路の状態に影響を及ぼす。この結合の 極性は、かかる結合がブースタ回路６０の中に正帰還を起こすようなものとされ る。トランジスタ８６と８８とにより構成されるスイッチング素子からトランジ スタ８０と８２とにより構成されるスイッチング素子への正帰還の高周波数部分 は、コンデンサ１３４と抵抗１２０を介して結合され、伝送線路２２を進行する 信号の端縁部によシスイツチング操作が開始されると、この高周波数部分により ブースタ回路６０はす早くかつ完全に切替る。トランジスタ８６と８８とによシ 形成されるスイッチング素子からトランジスタ８０と８２により形成されるスイ 。

チング素子への正帰還の低周波数及び直流部分は抵抗１１６によって供給され、 これによシブースタ回路６０は、伝送線路２２を進行する別の信号の端縁部（ｓ ｉｇｎａｌ　ｅｄｇｅ　）がないから、第１の状態又は第２の状態のいずれかの 不確定な状態に置かれる。ブースタ回路６０が有するかかる双安定特性及び伝送 線路２２特看昭５８−５ｆＪ１７！’ｉ２．（１５）のデータ信号の落込み（即 ち、低周波数ひずみ）に対するブースタ回路の不感受性によシ、ブースタ回路６ ０は、伝送線路２２を進行するデータ信号の直流成分（ＤＣｃｏｍｐｏｎｅｎｔ 　）が失われあるいは直流成分にひずみが生じたときにおいても、このデータ信 号の直流成分（ＤＣｃｏｎｔｅｎｔ　）を再構成する。

ブースタ回路６０のスイッチング素子が切替ると、トランジスタ８０と８２のエ ミッタに生ずる電流ステップは、抵抗７２と変成器７０とによって形成される結 合回路網を介して伝送される。この結合回路網のインピーダンスにより、電流ス テップは高域フィルタ処理された電圧ステ、プに変換される。高域フィルタ処理 された電圧ステ、プは、変成器７ｏにより伝送線路２２に注入され、伝送線路２ ２にあたかも伝送線路２２と直列をなす浮動電圧源から供給されたように現われ る。ブースタ回路６０の第２のスイッチング素子が第１の状態から第２の状態あ るいは第２の状態から第１の状態へ切替ると、トランジスタ８８のコレクタに生 ずる電流ステップの高周波数部分（即ち、好ましい実施例では５　ＭＨｚ以上の 部分）はコンデンサ７４と７６により伝送線路２２に注入され、伝送線路２２に あたかも伝送線路２２よシ分略された電流源から供給されたように現われる。ブ ースタ回路６ｏに切替が起ると、変成器７ｏにより伝送回路２２に注入される電 圧及びコンデンサ７４と７６にょシ伝送線路に注入される電流は、高域フィルタ 処理されたステップ関数の形状を有する前方へ向かう進行波を発生する。この注 入された進行波は、ブースタ回路６０を切替させる元の入射信号の端縁部と線形 結合し、−緒に進行し、がっ、これをブーストする。

伝送線路２２の進行波信号の端縁部が（ブースタ回路６０が伝送するようになっ ている信号のタイプ、即ち、２値論理信号にとって真実である）その極性を交互 に変える限り、ブースタ回路６０はその状態を切替ることによシ各端縁部に応答 し、進行波の各端縁部をブーストする。

トランジスタ９２ば、コレクタに常に定電流を生じさせてトランジスタ８０のベ ースに直流バイアスを形成し、これは立上シ端縁部に関するブースタのスレンヨ ールドレベルを形成する。よって、このスレショールドレベルが越えられるとブ ースタ回路は動作する。

トランジスタ９２によシ供給される電流のレベルは、立上ｔ）端縁部に関するブ ースタのスレンヨールドレベルが立下シ端縁部に関するブースタのスレンヨール ドと等しくなるように設定され、立下シ端縁部のブースタのスレショールドレベ ルハ、トランジスタ８８が電流を導通しているときのトランジスタ８８のコレク タを通る電流と、トランジスタ９２のコレクタにより供給される電流の双方の関 数である。受信データ・インターフェース回路９４は、一対のトランジスタ９６ 及び９８並びに抵抗１’００，１０２及び１０４によシ形成されている。受信デ ータ・インターフェース回路９４は、受信データ信号ＩＲＸＤをブー・スタ回路 ６０の状態に応じてブースタ制御回路５２及び５４に供給する。抵抗１０６．！ ０８，１１０，１１２，１２２及び１２４、コンデンサ１３０及び１３２、釜び に、ダイオード１４０がバイアスを付与するために使用されるＯ 抵抗１１４，１１６，１１８及び１２０は、スイッチング時の過渡期において振 動バースト（ｏｓｃｉｌｌａｔｏｒｙｂｕｒｓｔ　）をひき起しかつ応答スレシ ョールドに対するブースト回路６０の不規則な動作をひき起すトランジスタ８０ ．８２．８６及び８８のＵＨＦ不安定を抑制するのに使用される。

上記したように、ブースタ回路６０の状態は、１　トランジスタ８６及び８８か らの内部正帰還、２　伝送線路２２を前進する進行波の高周波数部分及び ３、トランジスタ９２によシ付与されるバイアスによシ影響を受ける。

ブースタ回路の状態に影響を及ぼすもう一つの因子は、ブースタ制御回路５２が 発生するソフト同期信号である。ソフト同期信号は、抵抗１２６と１２８及びコ ンデンサ１３６によシ、トランジスタ８０のベース電圧と結合される。ソフト同 期信号はブースタの応答スレショールドを変調してこれをわずかたけ大きくし又 は小さくし、伝送線路２２を進行する各信号の端縁部がブースタ回路６０を通過 するときに、端縁部をわずかに減速又は加速することによシ、伝送線路２２の進 行波の端縁部を同期した状態に保持する。

第８図は、第７図の好ましい実施例の方向特性を取除いたブースタ回路６０の第 １の変更例である。第８図を参照すると、ブースタ回路６０は入力端子１４４と 反転入力端子１４６とを有する差動線路受信器１４２を備えている。入力端子１ ４４はコンデンサ１４８を介して伝送線路に結合され、一方、反転入力端子１４ ６はコンデンサ１５０を介して伝送線路に結合されている。差動線路受信器１４ ２は、帰還用抵抗１５４に接続された出力端子１５２と帰還用抵抗１５８に接続 された反転出力端子１５６を備えている。好ましい実施例においては、差動線路 受信器１４２がフェアチャイルド・セミコンダクタ・インコーポレイテ、ド（Ｆ ａｉｒｃｈｉｌｄ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　＋　Ｉｎｃ、　）社により製 造されたＦ１０１１６型のトリプル差動線路受信器の１／３の部分であシ、出力 端子１５２及び１５６は差動的にエミ、り結合された論理出力端子である。伝送 線路２２に乗ったデジタルデータ信号の各波形の端縁は、コンデンサ１４８及び １５０を通して差動線路受信器１４２に結合され、これによシ差動線路受信器１ ４２の状態が変化させられて信号の状態に追従する。差動線路受信器１４２が状 態を変えるごとに、コンデンサ１６０全通して或電流の過渡的変化が伝送線路２ ２に注入される。この過渡的な電流変化は各波形の端縁部をブーストすることに より、第４図に示すようにその振幅を高め、立上シ時間を早める。

電源が投入される際の第７及び８図に示すブースタ回路６０の実施例の初期状態 は、任意である。ブースタ回路６０が初期に伝送線路２２における論理レベルと 反対の論理レベルにあると、デジタルデータ信号の最初の波形端縁によってブー スタ回路６０の状態が変化させられることはない。その後、ブースタ回路６０は 正常に機能し、その論理状態はデジタルデータ信号の論理状態に追従する。

第７及び８図のブースタ回路６０は、スレショールドレベルよりも低い波形端縁 に相応したノイズ信号をブーストすることはない。従って、ノイズ及び部分的な 反射は、伝送線路２２とブースタ回路６０を設けたことによる効果とによって減 衰されるが、スレショールドレベル以上のデジタルデータ信号はブーストされる 。第８図のブースタ回路６０のスレショールドレベルは抵抗１５４及び１５８を 通して与えられる正帰還の量によって決定され、特定の設計によって変えること ができる。第７図のブースタ回路６０のスレンヨールドレベルは基準信号振幅（ ｎｏｍｉｎａｌ　ｓｊｇｎａｌ　Ｐｌ＋ｐｌｊ−ｔｕｄｅ　）の１／４で一定と なるが、トランジスタ８６又は８８のコレクタからトランジスタ８ｏのベースへ の直流帰還をつくり出すために抵抗を加えると、スレーショルドは変えることが できる。

第８図のブースタ回路６ｏは、コンデ７す（１４８゜１５０及び１６０）を通し てのみ伝送線路２２に結合される。同様に、第７図のブースタ回路６ｏはコンデ ンサ７４ど７６及び変成器７０を通してのみ伝送線路２２に結合される。従って 、ブースタ電源と伝送線路２２との間の直流的なオフセットは任意である。更に 、第７及び８図の実施例におけるブースタ回路６ｏは交流的にｑみ結合されてｂ るが、直流成分を含むデクタルデータ信号に従う。これは、２値信号波形の直流 成分をその端縁部から推定し得るからであり、ブースタがその交流的な結合を通 して端縁部を検出することができるからである。

第９図（ｄ、本発明のブースタ回路６ｏの第２の変更例を示すものであり、第８ 及び９図において同一の番号が付された素子は互いに対応する素子を表わす。第 ９図の実施例において、差動線路受信器の反転出力は帰還の目的で用いられるも のではない。コンデンサ１６２け、直流側止用のコンデンサである。コンデンサ １６４と抵抗１６６は、第８図におけるコンデンサ１６０と同一の結合機能を果 たすものである。第９図に示されたブースタ回路６０の実施例においては、コン デンサ１６７と抵抗１６８及び１７０とがバイアスをかける目的で用いられる。

第９図にはまた、ブースタ制御回路５２からのソフト同期信号の入力端子が示さ れている。

他の実施例においては、ブースタ回路６０がシーミツトトリガ回路によ多構成さ れる。シーミツトトリガ回路はパルスが存在しないときに２安定状態にあるが、 そのヒステリシス領域を越える正のパルスによって高レベルにセットされ、その ヒステリシス領域を越える負の・やルスによって低レベルにセットされる。

第１０図は、第２図の切替モード・レギーレータ回路５６のブロック図である。

好ましい実施例においては、切替モード・レギーレータ回路５６はノヤイレータ （ｇｙｒａｔｏｒ　）として作用する。ジャイレータは２つのポートを有する装 置で、ポート１の電流はポート２の電圧に比例し、ポート２の電流はポート１の 電圧に比例する。従って、切替モード・レギュレータ回路５６は定電流電源から 供給される電流によって規制され、切替モード・レギュレータ回路５６のタッゾ オフ（ｔａｐ−ｏｆｆ）電力を決定する回路５６への入力電圧は、切替モード・ レギュレ〜り回路５６の出力端から検出ステーションを介して引出される負荷電 流に比例する。

電圧制限回路１７２は、供給電流用の２つのパ、クア、ノ電流路を提供する。好 ましい実施例においては、定電流電源３０が同軸ケーフル２２の中央導体２３に ６００　ミＩＪアンペアの直流定電流を供給する。キャパシタンス１７４は、伝 送線路２２の高周波データ信号の端縁部が減衰せずに切替モード・レギュレータ 回路５６を通過するようにする。更に、供給電流が切替モード・レギュレータ回 路５６に流れ込まない場合には、キャパシタンス１７４の電圧は、２つのパック ア、ゾ電流路からなるレギーレータ回路１７２が導通を開始する点に達するまで 、立上シ始める。フィルタ回路１７６は供給電流を受け、電圧がフィルタ回路内 のフィルタコンデンサに発生する。ノッシーープル・スイッチ回路１７８がフィ ルタ回路１７６に接続されていて、絶縁変成器１８２の一次側１８ｏに交流波形 を発生するマルチバイブレータとして作用する。かくして、方形波が絶縁変成器 １８２の二次側１８４に発生する。

絶縁変成器１８２の二次側１８４は直列の共振タンクであるタンク回路１８６に 接続されている。タンク回路は電圧方形波により駆動されて一層振幅の大きい正 弦波を発生する。タンク回路は、その人力電流（絶縁変成器１８２の二次側１８ ４の電流）に比例した出力電圧とその入力電圧に比例した出力電流を供給する。

全波整流器１８８はタンク回路１８６の正弦波出力を整流し、プーアル・フィル タ回路１９０は全波整流器１８８の出力をフィルタ処理して検出ステーション２ ０の電源電圧を提供する。ダン・ぐ回路１７３は抵抗１７５とコンデンサ１７７ を備え、キャノぐンタンス１７４及びフィルタ回路１７６のコンデンサとデュア ル・フィルタ回路１９０との共振相互作用を取除く。

かかる共振相互作用は切替モード・レギーレータ回路５６のジャイレータ的な性 質によシ媒介されるものである。

第１１図は、第１０図の切替モード・レギュレータ回路５６の回路図である。上 記したように、制限回路１７２は、伝送線路２２の中央導体を流れる電流の２つ のバックアソゾ電流路を提供する。第１のパックア７ノ電流路はダイオード１９ ２、トランジスタ１９４及び抵抗１９６からなる。第２のパックア、ｆ電流路は ダイオード１９８、トランジスタ２００及び抵抗２０２からなる。キャパシタン ス１７４はコンデンサ２０４と２０６とからなる。フィルタ回路１７６はインダ クタ２０８及び２１０とコンデンサ２１２とからなる。

ゾ、シー−プル・スイッチ回路１７８は、第１の対をなすトランジスタ２１４と ２１６及び第２の対をなすトランジスタ２１８と２２０からなる。トランジスタ ２１４と２１６は対として動作し、一方がオンのときは双方ともオンとなシ、同 様にトランジスタ２１８と２２０も対として動作する。

タンク回路１８６は、スプリノ）　（５ｐｌｉｔ　）巻線を有するインダクタ２ ２２とコンデンサ２２４．２２６及び２２８とからなる０全波整流器１８８は４ つのダイオード２３０．２３２．２３４及び２３６からなる。

プーアル・フィルタ回路１９０は二重巻線を有するインダクタ２３８とコンデン サ２４０及び２４２とからなる。

フィルタ回路１７６は、コンデンサ２０４及び２０６とともに、切替モード・レ ギュレータ回路５６が伝送線路２２へ進むのを阻止するフィルタを形成する。上 記したように、パラファツジ電流路がトランジスタ１９４及び１９６により提供 されているが、正常動作においては、電源電流はインダクタ２１０をｉっテ切替 モード・レギーレータ回路５６の能動回路へ流れ、更にインダクタ２０８を介し て伝送線路２２へ戻る。

電流がインダクタ２１０を通って流れると、コンデンサ２１２での電圧降下が起 る。トランジスタ２１４゜２１６．２１８及び２２０を備えるブツシュ−ゾル・ スイッチ回路１７８は、絶縁変成器１８２の一次側に交流波形を発生するマルチ バイブレータとして作用する。従って、トランジスタ２１４と２１６は時間の半 分だけ導通し、かつトランジスタ２１８と２２０が残シの半分の時間導通して、 トランジスタ２１４の出力端に方形波が生ずる。その結果、インダクタ２２２と コンデンサ２２４，２２６及び２２８とにおける共振によシ、方形波が絶縁変成 器１８２の二次側１８４に発生するとともに正弦波循環電流がタンク回路１８６ に生ずる。好ましい実施例においては、３つのコンデンサ２２４，２２６及び２ ２８が設けられているが、タンク回路１８６には１つのコンデンサだけが必要で ある。正弦波電圧はコンデンサ２２４の両端に発生し、正弦波電流はタンク回路 １８６を循環する。正弦波循環電流は絶縁変成器１８２の二次側１８４を通って 循環するので、変換電流が絶縁変成器１８２の一次側を通って流れる。−次側の 半分で正弦波の半分の電流を分担し、残りの半分で正弦波のもう一方の半分の電 流を分担するので、絶縁変成器１８２の一次側１８０の中央タッグに流れ込む電 流は常に一方に流れていることになる。即ち、電流は常に中央タップに流れ込ん でいる。この電流は全波整流正弦波であり、最初の半サイクルは絶縁変成器１８ ２の一次側１８０の上半分を通って流れ、トランジスタ２１４及び２１６を介し て流れる。残りの半サイクルでは、電流は絶縁変成器の一次側１８０の下半分を 通り、トランジスタ２１８と２２０を経て流れる。かくして、絶縁変成器１８２ の一次側の中央タッグにおける電流の両半分は、インダクタ２１０に接続された 方のコンデンサ２１２の端部からトランジスタ２１４と２１６及び２１８と２２ ０を通り変成器２４４を経て流れ、インダクタ２０８に接続された方のコンデン サの端部へ戻る。

ブツシュ−ゾル・スイッチ回路１７８は更に、抵抗２４６と２４８及びコンデン サ２５０と２５２を備え、変成器１８２へ流れる方形波の鋭い（５ｐｉｋｙ　） 過渡的変化を吸収する。抵抗２５４と２５６は、トランノスタ２１６と２１８が それぞれトランジスタ２１４と２２０よシも小さい電流を通すようにしている。

ｌ・ランジスタ２１６と２１８はｌ・ランノスタ２１４と２２０よりもスレショ ールド電圧が低いので、トランジスタ２１６と２１８はｆ２シー−プル・スイッ チ回路１７８に含まれて回路の始動特性を改善している。従って、トランジスタ ２１６と２１８は、切替モード・レギーレータ回路５６が一層低い入力電圧で動 作することができるようにしている。ダイオード２５８ａ、ｂ、ｃ。

ｄ・ｅ及びｆは、変成器２４４の二次側の出力端において正弦波電流をクリ、ノ して方形波にし、トランジスタ２１４　、２１６　、２１８及び２２０のケゝ− トに入力させる。

第１２図は、第２図の注入回路５０の回路図である。

注入回路５０は、ブースタ制御回路５２がらの伝送データ信号ＴＸＤ２の制御下 において、デノタルデータ信号の形態をなすパルスを伝送線路２２に加える。停 止用トランジスタ２６３は、ブースタ制御回路５２と５４のいずれか一方からの 出力無効信号によシ導通されると、切沓用トランノスタ２５９を遮断する。注入 回路５０は、伝送線路２２の中央導体２３にンリーズ電圧（５ｅｒｉｅｓ　ｖｏ ｌｔａｇｅ　）を注入する変成器２６２を備えている。電流がコンデンサ２６４ と２６６を介して中央導体２３に同時に注入される。かかる電流及び電圧の注入 によシ、ブースタ回路６０によシ注入された注入電圧及び電流と同じ方向特性を 有する前方へ向かう進行波が得られる。即ち、電流と電圧からの前進波成分が結 合し、逆方向波成分は削除される。一対のトランジスタ２６８と２７０は、注入 回路５０が動作していないときに、注入回路５０を伝送線路２２から隔絶するス イッチを形成する。

注入回路５０は、ブースタ回路６０と比べ、伝送線路２２に非常に強い信号を供 給する。即ち、注入回路５０は、第４図に示すような全振幅（約７００足りボル ト）を注入しなければならない。従って、注入回路５０は伝送線路２２に強く結 合されなければならず、トランジスタ２６８と２７０とからなるスイッチにより この結合が解除されなければならず、かくして、注入回路５０は動作していない ときに伝送線路に余分な負荷をかけないようになっている。注入回路５０は更に 、コンデンサ２７２及び２７４と抵抗２７１　、２７６゜２７８．２８０及び２ ８２とを備えている。

第１３図は、第２図のブースタ制御回路５２のブロック図であり、ブースタ制御 回路５２を構成する集積回路には含まれない部分位相固定ループ回路６２の部分 を含んでいる。

好ましい実施例においては、ブースタ制御回路５２と５４は、ＣＭＯ３技術を使 用した集積回路により形成されていて、同じ構成となっておシ、入力端と出力端 の接続の仕方がほんのわずか異なるたけである。従って、ブースタ制御回路５２ の構成についてのみ詳細に説明する。

第１３図を参照すると、受信データ・デコーダ２８４がブースタ回路６０かもの 受信データ信号Ｉ　ＲＸＤを受信し、ブースタ制御回路５２のＲＯＬＥ入力に従 って受信データ信号ＩＲＸＤを選択的に反転させる。受信データ信号ＩＲＸＤは 第１４図に示す同期・ぐルスを含みかつ前の検出ステーション２０（即ち、同軸 終端に近い方に配置されている検出ステーション）が発生するデータパルスをも 含めることができる。受信データ・デコーダ２８４は、受信データ信号Ｉ　ＲＸ Ｄを、ブースタ制御回路５２内の種々の回路に入力される受信データ信号ＲＸＤ に変換する。

低電圧検出器２８６が切替モード・レギーレータ回路５６に接続され、ブースタ 制御回路５２への電圧供、ｌ−信号は、ブースタ制御回路５２の論理状態を初期 状態にリセ、、１・するのに使用される。

ブースタ制御主タイミング回路２８８が受信データ・デコーダ２８４に接続され 、デコーダからの受信データ信号ＲＸＤを受信する。ブースタ制御主タイミング 回路は全位相固定ループを含み、部分位相固定ループ回路６２（第２図）を備え ている。ブースタ制御主タイミング回路２８８は受信データ信号ＲＸＤの同期・ ぐルスを検出しかつ受信データ信号ＲＸＤの同期・ぐルスに同期された１組のタ イミング信号を発生する。これらのタイミング信号は、周波数の下がる順に、ビ ット・タイミング信号、フレーム・タイミング信号及びスー・ぐ−フレーム・タ イミング信号を含む。かかるタイミング信号は壕だ、遅延ビ、１・・タイミング 信号も含む。タイミング信号はブースタ制御回路５２の種々の回路に伝送される 。モード・ディテクタ回路２９０ば、主マスター・クロック回路２４又はバック ア、ゾ・マスター・クロ、り回路２６により送られる同期・ぐルスのパルス幅の 変化を検出することにより、受信データ信号ＲＸＤの同期パルスの情報をコード する。パルス幅の検出された変化に基づいて、モード・ディテクタ回路２９０は 所定のモードと出力モード信号を決定する。

これらのモード信号には、アイドル・モード、データモード、コンテンション・ フレーム・モード、校正モード、信号Ｋ及び自己試験がある。

局部ポート・インターフェース回路２９２が局部ポート１及び２（第１図参照） の信号調整回路４６及び４８に接続されている。更に、局部ポート・インターフ ェース回路２９２はブースタ制御主タイミング回路２８２に接続されてこの回路 からタイミング信号を受信するとともに、モード・ディテクタ回路２９０に接続 されてモード信号を受信する。局部ポート・インターフェース回路２９２［、ノ ヤン・ぐ・セレクタプル（Ｊｕｍｐｅｒ　５ｅｌｅｃｔａｂｌｅ　）である或周 波数（即ち、ブースタ制御回路５２からなる集積回路に付帯的なプログラミング ・パッド（ｐｒｏｇｒａｍｍｉｎｇ　ｐａｄ　）によってセットすることができ る周波数）において局部ポー）１と２にクロ、り信号を発生し、かつ、同じくジ ャンパセレクタブルである或繰返し早さにおいて局部ポート１と２から８ビツト ・データを集める。局部ポート・インターフェース回路２９２は、局部ポートか らデータを受信したいときにデータＩ１０線路に同期パルスを供給する。データ Ｉ１０線路は、局部データがデータＩ１０ラインに局部ポート・インターフェー ス回路２９２によって受信されるように双方向性の線路となっている。データＩ １０線路の電圧は、同期パルスを局部ポート・インターフェース回路２９２から 運び、同時に、データＩ１０線路の電流はデータを局部ポートインターフェース 回路２９２へ運ぶ。局部ポートインターフェース回路２９２はまた、モード・デ ィテクタ回路２９０が発生するモード信号によシ２つの制御信号を局部ポート１ 及び２に提供する。制御信号は、校正が行なわれるべきことを指示するＣＡＬ信 号と特定のシステムの必要性に適合するように習慣づけることができる信号にと を含む。制御信号ＣＡＬ、！：には、データＩ１０線路に同期パルスのパルス幅 を制御することにより、局部ポート１と２に運ばれる。

伝送スロット制御回路２９４は、ブースタ制御主タイミング回路２８８に接続さ れてタイミング信号を受信するとともに、モード・ディテクタ回路２９０に接続 されてモード信号を受信するようになっている。伝送スロット制御回路２９４は （モード信号によって指示すしる）コンテンション・フレーム・モードの期間中 動作して、データ・ノ・ンドラ回路２９６を介して注入回路５０へ伝送されるコ ンテンション・・ぐシスヲ伝送データ信号ＴＸＤ２として発生する。伝送スロッ ト制御回路２９４は、コンテンション・フレーム全体ヲ通してコンテンション・ パルスを発生するが、同時に前の検出ステーション２０から受信データ信号ＲＸ Ｄに存在するコンテンション・パルスを受信する。注入回路５０の方向性によシ 、受信データ信号ＲＸＤは前の検出ステーション２０（即ち、同軸終端部２５に 近い方の位置で伝送線路２２に結合された検出ステーション）が発生するコンテ ンション・パルスだけを含んでいる。

伝送スロット制御回路２９４はコンテンション・フレーム全体を通してクロット ごとに動作する。即ち、伝送クロｙ　）　ｆｆｊ制御０路２９４　ハコーンテン ション・フレームの第１のスロットで動作を開始してコンテンション・パルスを 発生シ、コンテンション・ノｅシスカ受信ｙ”−夕信号ＲＸＤに受信されない場 合には、伝送クロット制御回路２９４はその後のデータ伝送のために第１のスロ ットを主張（ｃｌａｉｍ　）する。他方、前の検出ステーション２０からのコン テンション・パルスカｊｔＮｏスロットにお臂て受信データ信号ＲＸＤに受信さ れていると、伝送スロット制御回路２９４は第２のクロットにおいてコンテンシ ョン・クロットを発生し、そのスロットを主張しようとする。このように、伝送 スロット制御回路２９４は、特定のスロットにおいてコンテンション・パルスを 受信するのではなく、コンテンション・パルスを発生することによシスロットを 主張するまで、フレームの各スロットごとにスロット１つにつき１個のコンテン ション・パルスを発生する。スロットが主張されると、伝送スロット制御回路２ ９４はそれ以上コンテンション・ｉｅルシス発生シナい。

伝送スロット制御回路２９４は、別の特徴として、１つのフレームにおいて複数 のクロット（例えば、２゜４又は８）を主張するようにプログラムすることがで きるという点を備えている。多数のクロットを主張しようとするときは、スロッ トをフレーム全体を通じて等距離に離隔させる。例えば、伝送スロット制御回路 ２９４ヲ１つのフレームで２つのスロットを主張するようにプログラムする場合 には、フレームの最初の半分の期間第１のクロットを主張するようにし、フレー ムの最初の半分においてスロットを主張し損ったときニハ、フレームの第２の半 分においてその第１のスロットを主張しようとはしない。伝送スロット制御回路 ２９４がフレームの第１の半分において首尾よくスロットを主張したときは、こ の回路は、フレームの第２の半分における対応するスロットが得られるまで、沈 黙したままとなる（即ち、コンテンション・・やシスを発生しない）。伝送クロ ット制御回路２９４はこの対応するスロットにおいて１個のコンテンション・ｉ Ｐルシス放出し、コンテンション・・やシスが受信データ信号ＲＸＤで受信され ない場合にはこのスロットを主張しない。伝送スロット制御回路２９４が主張し ようとする第１のスロットは主クレームと云われ、伝送スロット制御回路２９４ は主クレーム用に設計されたフレームの所定の部分においてコンテンション・パ ルスヲ繰返し伝送する。（多数のスロットを主張しようとする場合）主張されよ うとする残シのスロットは２次クレームと云われ、各２次クレームごとに主張し ようとする場合、唯１つのコンテンション・ノ９シスが発生サレる。

伝送クロット制御回路２９４が伝送クロットを主張すると、伝送スロットのアド レスが伝送スロット制御回路２９４のレノスタに記憶され、有効な伝送スロット のアドレスが記憶されたことを指示するように伝送クロット制御回路２９４にお いてう、チがセットサれる。

同軸ケーブル２２でのパルスの蓄積を避けるために（即ち、複数のパルスの全て がスロットにおいて同時に線路で伝送されるだめに）、種々の検出ステーション ２０を予め捕捉（ｐｒｅ−ｗｉｒｅ　）　して特定の検出ステ−ジョンのスロッ ト内ニおいてコンテンション・パルスの位置を変える。好ましい実施例において は、９つの異なったタイプの検出ステーション２０がセンサ・アレイに配置され ている。特定のタイプの検出ステーション２０は検出ステーション２０内のノヤ ンパにより選択され、伝送スロット制御回路２９４が発生するＩＤ信号により指 示される。このＩＤ信号はスロット内テノコンテンンヨン・・母シスの位置を制 御し、データ・ハンドラ回路２９６へ更に供給される。検出ステーション２０は タイムスロットにおいて異なった時間、コンテンション・パルスヲ発生するので 、クロ、ｌ・において幾分後でコンテンション・・ぐシスを発生する割当て時間 前に伝送スロット制御回路２９４が前の検出ステーション２０から受信データ信 号ＲＸＤのコンテンション・パルスを受けることができる。コノテンション・・ Ｐ、ｔｙスが伝送スＴ：ｌ、、、ｌ・制御回路２９，４により発生される前にコ ／デンンヨ／・パルスが受信データ信号ＲＸＤ″？：″検出されると、そのタイ ム・スロットを主張するポテンシャルは既に無効にされているので、伝送クロｙ 　）ＩＩＪ御［ｉＥｌ路２９４　Ｋヨるコンテンシヨン・パルスの発生は停止さ １する。これにより、伝送線路２２でのパルスの蓄積による問題も避けることが できる。

データ・ハンドラ回路２９６は、局部ポート・インターフェース回路２９２から 局部ポートのデータを受信し、局部ポート・インターフェース回路からのこのデ ータを処理し、パリティ・ビットを加え、伝送クロ、　ｌ−制御回路２９４から のＩＤ信号及びブースタ制御主タイミング回路２８８からのスーツＲ−フレーム ・タイミング信号に基づいてＩＤビ、トを加え、更に伝送データ信号ＴＸＤ２と してデータ・バーストを注入回路５０へ送シ出す。全データ・パーストは１８ビ ットであり、１６個のデータ・ビットと１個のパリティ・ビットと１個のＩＤビ ットを含む。ＩＤビットはデータ・ハンドラ回路２９６によシフレームごとに変 えらｔて折返しコードを発生するので、１行６個のフレームが吟味されると、６ 個のＩＤビットがデコードされて所定（７）　検出ステーション２０のＩＤを定 めることができる。このＩＤ情報は、どの検出ステーション２０が作動性を残し ているかを検出するため制御器兼受信器２８によシ使用される。

ウォッチドッグ回路２９８は、ブースタ制御回路５２及び５４のいずれかによっ て誤動作を検出し、動作不能の場合に出力無効信号を発生する。したがって、ウ ォッチドッグ回路２９８＋−１、ブースタ制御面″ｆ６５４から伝送データ信号 ＴＸＤ１を受信して、伝送スロット制御回路２９４がコンテンション・・ぐシス 又は伝送データ信号ＴＸＤ２土のデータ伝送のいずれか１つを主張しているとき に各スロットの間で伝送アクティビティを対応させるだめの照合を行なう。デー タ伝送クロ。

トは、伝送ス０ット制御回路２９４によって発生させらえＩてウォッチドッグ回 路２９８に受信されるＳ　Ｎ　Ｓ信号によって指示さノする。コンテンション・ ノぐシスが伝送されるべきスロットは、伝送スロット制御回路２９４によって発 生させられてウォッチドッグ回路２９８に受信されるＣＰ−ＧＡＴＥ信号によっ て指示される。アクティビティがないとしたときに、もしウォ。

チドッグ回路２９８がブースタ制御回路５４からのアクティビティを検出するか 、又はアクティビティがあるとしたときに、もしウォッチドッグ回路がブースタ 制御回路５４からのアクティビティを検出しなければ、ウォッチドッグ回路２９ ８は出力無効信号を発生する。

普通、伝送クロ、、７＋−制御回路２９４が信号ＣＰ−ＧＡＴＥを発生すると、 ブースＩ・制御回路５４はコンテンション・パルスを発生するので、ウォッチド ッグ回路２９８は満足される。しかしながら、もし前の検出ステーション２０か らのコンテンション・パルスがタイム・クロ／１・内に早く受信されれば、伝送 クロ、　ｌ−制御回路２９４ｈタイム・クロッｌ゛内のコンテンション・・ξシ ス遅れの発生を止めることができる。これにより、伝送クロ、１・制御回路２９ ４がＣＰ　−ＧＡＴＥ信号を発生していても、ブースタ制御回路５４はコンテン ション・パルスを発生することはない。このような矛盾又は不一致を無くすため 、ウォッチドッグ回路２９８はまた受信データ信月ＲＸＤを受信するべく接続さ れておシ、コンテンション・フレームの間は、伝送データ信号１’　Ｘ　ＩＪ　 Ｉ上のアクティビティの代わり（・Ｃ愛他データ信号ＲＸＩ）上のアクティビテ ィをウォッチドッグ回路２９８は受り入れる。この結果、ブースタ制御回路５２ 及び５４がそれぞれＴＸＤｌ及びＴＸＤ２上のコンテンション・パルスの発生を 抑制することができるとしても、ウォッチドッグ回路２９８の正確な動作が可能 になる。

自己試験回路３００は、ウオッチド、グ回路２９８が正しく機能しているか否か を判断するために用いられる。通常、自己試験回路３００は、伝送スロット制御 回路２９４からウォッチドッグ回路２９８への入カ信号を変更する。自己試験回 路３００はモート゛信号、ＲＯＬＥ信号及びタイミング信号を受信する。自己試 験回路３００は、ウォッチドッグ回路２９８に特定のスロット内のデータ伝送を 検索させるように駆動され、丑だデータが伝送されるべき場合に自己試験回路３ ００Ｉｄスロ、トヲマスクしてウォッチドッグ回路２９８にデータの伝送が無い ことを検索させる。駆動されると、自己試験回路３００は、もしウオッチド、グ 回路２９８が正しく動作していれば、ウォッチドッグ回路に誤りを検出させる。

そしてウォッチドッグ回路２９８は出力無効信号を発生する。自己試験凹路３０ ０は指令デコーダを有しており、該指令デコーダはモード・ディテクタ回路２９ ０により受信データ信号ＲＸＤにより受信された同期パルス屋４について○・Ｐ シス幅変ルもとして送られてきた４つの異った自己試験指令（ｃｏｍｍａｎｄｓ ）を検出する。そして検出された指令信号はウォッチドッグ回路２９８に送られ て、ウォッチング回路２９８が正しく動作していれば出力無効信号を伝送するウ オッチド、グ回路２９８の動作を切替える。

ソフト同期回路３０２は、受信データ信号ＲＸＤと、ブースタ制御マスター・タ イミング回路２８８からのタイミング信号とモード信号とを受信して、ブースタ 回路６０に入力されるソフト同期信号を発生する。そしてこのソフト同期信号は ブースタ回路６０を駆動するためのスレショールドを変えるので、伝送線路２２ 土の走行端縁部（ｔｒａｖｅｌｌｉｎｇ　ｅｄｇｅｓ　）に有効にブースタ回路 の応答時間を転調する。これは、ブースタ回路６０を通る過渡状態における端縁 部の処理能力の遅延を軽減し、伝送線路上で端縁部又はエツジを最終的に同期化 させようとする。ソフト同期回路３０２は、伝送線路２２に沿って送られてくる 端縁部内の外乱（ｄｉｓｔｕｒｂａｎｃｅｓ　）を短時間に補償する可能出力（ ｃａｐａ−ｂｉｌｉｔｙ　）を検出ステーション２０に与え且つシステムを同期 状態に保持する。ソフト同期回路３０２に受信されるタイミング信号は、同期し た端縁部が到来すべきその時にブースタ回路の応答スレショールドを高い値から 低い値に変更するのに用いられる。したがって、もし端縁部が検出ステーション ２０に早く到来すると、為縁部は高い値のスレショールドに遭遇し、ブースタ回 路６０の応答が遅くなシ、その結果端縁部は僅かに遅延して端縁部を理想時間に 向かって押し進めることになる。逆にもし端縁部が遅く到来すると、端縁部は低 い値のスレショールドに遭遇することとなシ、ブースタ回路の応答が比較的早く 々って、理想時間に向かう端縁部をスピードアップする。

好ましい実施例においては、進行する端に部、各検出ステーションごとで約プラ ス又はマイナス１ナノセカンド（ｎａｎｏ　５ｅｃｏｎｄ　）ずつ動かされる。

ソフト同期回路３０２によって受信されるタイミング信号は、ソフト同期回路３ ０２に端縁部が受信されるべき理想時間を指示する。受信データ信号ＲＸＤは、 ソフト同期回路３０２に入力される。これは、もしブースタ回路６０がすでにロ ウ状態（ｌｏｗ　ｓｔａ、ｔｅ　）にあるとすると、即ち、もし受信データ信号 ＲＸＤがロウであるとすると、ソフト同期信号はロウからハイへの移行をしなけ ればならなくなるからであり、これに反し、もし受信データ信号ＲＸＤがハイで あるとすると、ソフト同期信号は反対に移行しなければならなくなるからである 。ソフト同期信号は、各同期パルスの後端縁部が通過する間は、動作不能になる 。これは、同期パルスの後端縁部（ｔｒａｉｌｉｎｇ　ｅｄｇｅ　）がブースタ 制御マスター・タイミング回路の基準タイミングを構成するためで、ブースタ制 御マスター・タイミング回路はこれら同期”シスの後端縁部に同期させられてい る。これによって、同期パルスの後端縁部が固有速度とされる速度で伝送線路に 沿って走行することが許容される。したがって、後端縁部はソフト同期信号によ って、スピードアップされることも遅延させられることもない。しかしながら、 同期・ぐシスはブースタ回路６ｏによってブーストされる。また、ブースタ制御 マスター・タイミング回路２８８０位相固定ループ（ｐｈａｓｅ　１ｏｃｋｅｄ 　１ｏｏｐ　）は、この固有速度に同期させられ、そして装置内のすべての後端 縁部は変更され且つソフト同期信号を通るその基本タイミングに同期させられて いる。

第１５図は、タイミングを取得又は捕捉し且つ位相をトラッキングする位相検出 補正回路３０４を有する第１３図に示したブースタ制御主タイミング回路２８８ のブロック図である。チャージポンプ兼フィルタ３０６は・位相検出補正回路３ ０４から補正信号を受信して電圧制御発振器３０８に電圧を供給する。チャージ ポンプ兼フィルタ３０６内のフィルタは、零周波数で極（ｐｏｌｅ　）を有し、 実周波数で零となシ且っ複合共役周波数で２つの極を有する能動ＲＣフィルタ（ ａｃｔｉｖｅＲＣｆｉｌｔｅｒ　）である。そして電圧制御発振器３０８は一般 的なものからなっている。

ジャンパー選択プレスケーラ３１０は、電圧制御発振器３０８の出力周波数を選 択した２進数（例えば、１．２．４又は８）で分周して、この分周した出力をマ スター・タイミング・チェイン３１２に供給する。

ジャンパー選択プレスケーラ３１０の出力はピット速度の１５倍のクロック信号 である。マスター・タイミング・チェイン３１２は、ピット速度の半分の速度の クロック信号を発生する分周回路３１４を備えている。

ブースタ制御マスター・タイミング回路２８８内のこの点で、タイミングパス３ １５に６つの異った位相のクロック信号が存在している。分周回路３１６は、分 周回路３１４の出力を１０で分周して、スロット速度のクロック信号を発生する 。分周回路３１８は分周回路３１６の出力を係数で分周してサブフレーム速度の ２倍の速度（ｌフレーム当、！１）１６回）のクロック信号を発生し、分周回路 ３２０は分周回路３１８の出力を１６で分周してフレーム速度のクロック信号を 発生する。タイミング信号の全て（例えば、電圧制御発振器３０８の出力、ジャ ン・ぐ−選択プレスケーラ３１０、分周回路３１４，３１６，３１８及び３２０ ）は、タイミング・ぐス３１５に入力され且つ１フレームの初めから終りまで１ ビツトの１／３を指示する。したがって、タイミング信号は１ビ、トの１／３の 分解度でタイミング情報を搬送することができる。係数コンビーータは、分周回 路３１８に装置のタイミングに基づいた適宜の分局係数を与える。

位相検出制御回路３０４は、周波数補正回路３２８、捕捉位相検出回路３３０． ）ラッキング位相検出回路３３２及び補正選択回路３３４を有している。トラッ キング位相検出回路３３２は、大きな位相誤差信号（ＳＹＭ）をタイミング捕捉 制御回路３２２の入力として発生し、そして捕捉位相検出回路３３０は非常に大 きな位相誤差信号（ＰＣＴＬ）をタイミング捕捉制御回路３２２の入力として発 生する＠ ブースタ制御マスター・タイミング回路２８８は、更にタイミング捕捉制御回路 ３２２を備えておシ、該タイミング捕捉制御回路３２２は、位相検出制御回路３ ０４、係数コンビーータ、分周回路３１８及び３２０を制御する。タイミング捕 捉制御回路３２２は、１６の状態を有する状態シーケンス機で、粗フレーム同期 長分解器（ｃｏａｒｓｅ　ｆｒａｍｅ　５ｙｎｃ　ｌｅｎｇｔｈ　ｒｅｓｏｌｖ ｅｒ　）３２４（１フレームＦ［・ぐシス幽シのビア１・に関連する入力Ｇ４． ５　、ＮＧ３８．Ｇ３８　）と精密フレーム同期長分解器３２６（フレーム同期 ・ぐシス長の精密分解能に関する入力ＦＳＮ、ＦＳＬ、ＦＳＳ）とから入力を受 信する。タイミング捕捉制御回路３２２は装置がＩＮＬＯＣＫ状態にあるか又は タイミング捕捉状態にあるか否かを制御する。タイミング捕捉処理は、前の周波 数捕捉及び次の位相捕捉を含んでいる。

タイミング捕捉制御回路３３２は、その穐々の状態を介して、チャーノポンノ兼 ｌフィルタ３０６、そして次に電圧制御発振器３０８へと供給される３つの信号 のいずれかを選択する。これらの信号は、周波数補正回路３２８、捕捉位相検出 回路３３０及びトラッキング位相板出回路３３２によって発生させられる。捕捉 位相検出回路３３０は、フレーム同期・やシス上の位相誤差のみを測定するので フレーム速度でのみ、タイミング測定及びタイミング補正を行なう。これに反し て、トラッキング位相検出回路３３２は、同期／ＸＯルスシスべてについて位相 誤差を測定する（例えば、捕捉位相検出回路３３０と同じ８倍）。トラ、キング 位相制御回路３３２は、捕捉位相検出回路３３０が位相誤差を比較的小さい値に 減少させた後に引き継ぐ。したがって、トラッキング位相検出回路３２２は、周 波数の８倍の補正をするので、位相誤差を小さい値に保持することができる。周 波数取得の間では、周波数補正回路３２８が、補正信号をチャーシボ／プ兼びフ ィルタ３０６を経由して電圧制御発振器３０８に供給する補正選択回路３３・１ の入力として周波数補正信号を発生させているが、位相検出回路３３０及び３３ ２の両方は停止（ｔ、ｕｒｎ　ｏｆｆ　）させられている。

タイミング捕捉制御回路３２２は苔だ、１６の状態を通して、周波数補正回路３ ２８によって与えられる補正の速度を制御し、係数コン上０ユータ１９を始動し 、数を増やし且つ数を減らし、そして分周器３１８及び：３２０　’：タイミン グ捕捉処理し卵・いて所定の時間又は同数でプリセットし且つリセ／１・する。

タイミング捕捉制御回路：３２２の動作は、第１６Ａ図に概略的に示しである。

第１６Ａ図を参照すると、タイミング捕捉開発Ｊ回路：３２２は、フレーム同期 パルス（第１４図）を明示しようとする試みにおいて粗周波数調整を最初に実施 する。好ましい実施例では、フレーム同期パルスは３８ビツトであり、且つ伝送 線路２２土の他のノＰシスは１８ビツトよシ長くないので、タイミング捕捉制御 回路３２２は、長さが３２ビツトより大きいいずれの同期・やシスもフレーム同 期・やシスであると推定する。粗周波数調整の間は、電圧制御発振器３０８の周 波数は最も長い・ぐシスが３２ビ、ｌ’と４５ビ、トの長さの間にあるまでは調 整される。その次にタイミング捕捉制御回路３２２は、精密周波数調整の状態に 連続していく。この処理において、電圧制御発振器３０８の周波数はフレーム同 期パルスが３８ビット長さに向かって収束するように徐々に調整される。この点 で、電圧制御発振器３０８は略正確な周波数で運転し始める。しかしながら、係 数（１６によって分割されだ１フレーム当りのスロットの数）は未知である。し たがって、１度精密周波数調整処理が行なわれると、タイミング捕捉制御回路３ ３２は係数見積り及び位相初期化の状態に進む。位相１は、フレームの始めの位 置、即ち、フレーム同期パルスが受信されたときに始まり、１つのフレームの長 さは１６個のスロットのユニット内で測られる。１６のクロ、１・増加の数は計 数され、その結果は係数の初期見積り（ｉｎｉｔｉａｌｅｓｔｉｍａｔｅ　）と なる。この見積シ係数は蓄積され、タイミング捕捉制御回路３２２は位相捕捉の 状態へと進む。

位相捕捉処理の間は、システムは位相固定ループ（ｐｈａｓｅ　１ｏｃｋｅｄ　 １ｏｏｐ　）と同じように動作し、位相固定ループ内の位相誤差が零に向かって 安定する寸では捕捉位相検出回路３３０が動作させられる。この点で、装置はよ り正確にフレーム同期・ぐシスの長さく幅）を測定することができ、係数の見積 りが誤差内にあるか否かが決定される。もし係数の見積りが誤差内にある場合に は、タイミング捕捉制御回路３３２は係数調整の状態に進み、そして係数の見積 りを１つづつ増加又は減少させ、その結果位相固定ルーゾ内に位相及び周波数誤 差を生じさせる。したがって、タイミング捕捉制御回路３２２Ｕ、誤差が零に減 少をせられるまで位相捕捉の状態に逆戻りする。位相捕捉が実施されて係数が決 定されると、タイミング捕捉制御回路３３２がフェイスロックの損失の指示のた めにトラッキング位相検出回路３；３２からの大きな位相誤差信号を監視してい る間、タイミング捕捉制御回路３２２はＩＮＬＯＣＫ状態（で進む。普通は、シ ステムにロックの機会を失わせるような思いがけない変換があるまでは、動作中 はＩＮＬＯＣＫ状態に正寸っている。この場合、タイミング捕捉制御回路３２２ は、例えは位相捕捉等を実施するだめの適宜の状態に進む。

第１６Ｂ図は、タイミング捕捉制御回路３２２が進むことのできる１６の状態を 、状態変換を生じさせるブースタ制御マスター・タイミング回路２８８［りの信 号とともに示す状態図である。第１６Ｂ図の二本線で示した変換は、正常な状態 変換のパターンを示している。この図よシ、プール方程式及び論理回路のセット を直送方法（ｓｔｒａｉｇｈｔｆｏｒｗａｒｄｍａｎｎｅｒ　）で発展させるこ とができる。

タイミング捕捉制御回路３３２の状態のシーケンスが行なわれる間は、係数コン ピュータ３１９は初期値にプリセットされ、そして最終係数値が決定され且つタ イミング捕捉制御回路３２２がＩＮＬＯＣＫ状態に行くまで、係数コンピュータ は増加又は減少動作をさせられる。その時点で、係数コンビーータ３１９は正し い装置の係数をいれる。

第１７Ａ図は、第１３図の伝送スロット制御回路２９４のブロック図である。受 信パルス検出器３３６は、受信データ・デコーダ２８４（第１３図）から受信デ ータ信号ＲＸＤを受信し、コンテンション・ノｅシス（ｃｏｎｔｅｎｔｉｏｎ　 ｐｕｌｓｅ　）が受信されている各時間スｏ。

トの間受信パルス信号ＲＸＰを発生する。ノヤンパ選択多重スロット制御回路３ ３８は、多くのスロット信号を発生させることによシコンテンション・フレーム の間特定の検出ステーション２０が主張しようとすべきスロットの数を指示する ・ ４つの状態を有する状態シーケンス機であるコンテンション・７１／　Ａ　制御 Ｓ　路３４０　ハ、コンテンション・フレームの間にスロット境界（ｓ　１　ｏ 　ｔ　ｂｏｕｎｄａｒｉｅｓ　）につ２いての状態を変更する。第１７Ｂ図は、 コンテンション・フレーム制御回路３４０の状態図である。そシコンテンション ・フレームの間に、−ブースタ・サブシステム４０が１スロツトの間に１つのコ ンテンション・パルスを送シ出すべき場合には、コンテンション・フレーム制御 回路３４０はＣＰ　−ＧＡＴＥ信号を発生する。またブースタ・サブシステム４ ０が伝送のために必要な１つ又は複数のスロットの捕捉に成功した場合、コンテ ンション・フレーム制御回路３４０１ｄ遂には伝送スロットが要求されたことを 表わす所定の状態になり、そして有効信号ＶＡＬを発生する。したがって、コン テンション・フレーム制御回路３４０は、スヒ−り・アドレス・レジスタ３５４ が有効か否かについて表わすスピーク・アドレス状況レジスタを構成している。

スピーク・アドレス無効デクラレータ（、５ｐｅａｋａｄｄｒｅｓｓ　１ｎｖａ ｌｉｄ、　ｄｅｃｌａｒａｔｏｒ　）が、コンテンション・フレーム制御回路３ ４０を、成る状態の下で最初の状態（１７Ｂ図）、即ちコンテンション・フレー ムノロセスの始動点である状態にリセットする。この最初の状態は、ブースタ・ サブシステム４０が伝送スロットを主張しておらず且つ有効信号ＶＡＬが発生さ れないことを表わしている。

ソヤンパー選択回鮎３４４は、ブースタ制御回路５２のＩＤ（インダストリアル ダイナミックス）を表わし且つコンテンション・パルスが発生させられるべき間 にスロット内の時間を制御する４ビット信号を発生する。

コンテンション・パルス発ＢＥ回路３．４６　Ｕｌ、、７’　−タ・ハンドラ回 路２９６（第１３図）を通して注入回路５０に伝送されるコンテンション・パル スを発生する。

ソシてコンテンション・ノｅシス発生回路３４６は、９から１までの伝送制御装 置又はマルチプレクサ回路３４８を有しておシ、該マルチプレクサ３４８はブー スタ制御主タイミング回路２８８からタイミング信号を受信するとともにノヤン ・や−選択ＩＤ回路３４４からｌＤ倍信号受信する。このマルチプレクサ３４８ は、タイミングパス３１５から９つの異った位相クロ、り信号のうぢの１つを選 択し、その出力として選択位相スロット速度クロ、り信号を発生する。そして端 縁部検出回路３５０は、マルチプレクサ３４８の出力の端縁部を検出してコンテ ンション・パルスとして用いられる１つのパルスヲ発生する。コンテンション・ パルス・ゲート３５２は、ダート信号ＣＰ　−ＧＡＴＥがコンテンション・フレ ーム制御回路３４０によって発生させられておシ且つ受信パルスが受信・やシス 検出器３３６によって検出されていないときに、コンテンション・パルスとして の端縁部検出回路３５０からの出力を通過させる。

１度伝送スロットがブースタ・サブシステムによって主張されると、伝送スロッ トのアドレスは９ビツトのレジスタからなるスビーク・アドレス・レジスタ３５ ４内に蓄積される。スピーク・アドレス・レジスタ３５４は、伝送スロットが主 張されるまでコンテンション・７レ一ム制御回路３４０の制御下でコンテンショ ン・フレーム内の各スロットのためストローブ（５ｔｒｏｂｅ　）されている。

スピーク・タイム・インジケータ回路３５６は、２つの９ビ、トのワードを比較 し且つ該２つの９ビツトのワードが等しいときにスビーク・ネクスト・スロット 信号ＳＮＳを発生する９ビツトのイコリティ・ディテクタ（９−ｂｉｔ　ｅｑｕ ａｌｉｔｙ　ｄｅｔｅｃｔｏｒ　）である。この２つの９ビ、トのワードの一方 は、ブースタ制御主タイミング回路２８８によって発生させられるタイミング信 号の１部である次のスロット数（ｎｅｘｔ　５ｌｏｔ　ｎｕｍｂｅｒ）であシ、 他方のワードはスピーク・アドレス・レジスタ３５４内に蓄積されたアドレスに よって与えられる。

そしてスピーク・タイム・インジケータ３５６は、コンテンション・フレーム制 御回路３４０がＶＡＬ信号を発生していないときには、ＳＮＳ信号を発生しない 。

第１８図は、第１３図のデータ・ハンドラ回路２９６のブロック図であシ、１対 の直列−並列シフトレジスタ（５ｅｒｉａｌ　−ｐａｒａｌｌｅｌ　５ｈｉｆｔ 　ｒｅｇｉｓｔｅｒ　）　３５８及び３６０と１対の連列−直列シフトレノスタ （ｐａｒａｌｌｅｌ　−５ｅｒｉａｌ　５ｈｉｆｔ　ｒｅｇｉｓｔｅｒ　）　３ ６２及び３６４とを備えている。直列−並列シフトレノスタ３５８及び３６０は 局部ポート・インターフェース回路２９２を経由して２つの局部ポートから直列 のデータを受信する。並列−直列シフトレジスタ３６２及び３６４は、周期的に 直列−並列シフトレノスタ３５８及び３６０からそれぞれデータをストローブし 、またデータを連続的に伝送データ同期回路３６６にシフトする。・、ＯＩＪテ ィ発生器（ｐａｒｉｔｙ　ｇｅｎｅｒａｔｏｒ　）　３６８は、連列−直列シフ トレノスタ３６２及び３６４の連続データビット出力についてエクスクルーセイ ブ・オア（ＥＸＣＵＳＩＶＥ　ｏｍ）操作をすることによって・、ＯＩＪティビ 、ト即ち奇偶検査ビットを発生する。例えば、第２のど、トは第１の結果を得る ために第１のビットとエクスクルーセイブ・オアをとられ、第３のど、トは第２ の結果を得るため第１の結果とエクスクル〜セイブ・オアをとられ、そしてこの 操作は−ｅ　ＩＪティ・ビットが発生されて伝送データ同期及びバッファ回路３ ６６に入力されるまで続けられる。折返しコード発生器（ｃｙｃｌｉｃａｌ　ｃ ｏｄｅｇｅｎｅｒａｔｏｒ　）　３７０は、ジャンパー選択ＩＤ回路３４４から ＩＤ信号を受信し、並列−直列シフトレノスタ３６４によって出力データと組合 せられるコード化されたＩＤビットを発生する。このコード化されたＩＤビット はフレームとフレームの間のベース上（ａ　ｆｒａｍｅ　−ｔｏ　−ｆｒａｍｅ 　ｂａｓｉｓ　）で変化し、またこのＩＤビットは６つのフレームのシーケンス を通して、ビットの順番が検出ステーション２０のＩＤ（９の中の１つ）を識別 する。したがって、コード化された６ビツトの順番は、アレイ中の各検出ステー ション２０のＩＤを決定するために制御器兼受信器２８で利用される。この折返 しコード発生器３７０は、マルチプレクサといくつかの組合せ論理回路とから構 成されている。そしてマルチプレクサは、ブースタ制御主タイミング回路２８８ からの複数のタイミング信号によって運ばれると同様に、スー・ぐ−フレーム内 のフレームの数に応じてジャンパー選択ＩＤ回路３４４からＩＤ入力の６つの組 合せ関数（ｃｏｍｂｉｎａｔｏｒｉａｌ　ｆｕｎｃｔｉｏｎ　）の１つを選択す る。スーパーフレーム内には６つのフレームがある。したがって、６ビツト・シ ーケンスで運ぶことができる６４の可能コードがある。しかしながら、本実施例 ではこれらコードのうち９つのコードのみが用いられておシ、そしてこれらのコ ードは例えば６ビ、ト・シーケンスが周期的にシフトされたとしても正確に解読 することができるように設計されている。

伝送データ同期回路３６６は、局部ポートデータと、・９リテイビツトと、■Ｄ コードビビッとコンテンション・パルスとを組合せて、注入回路５０に入力され る伝送データ信号ＴＸＤ２を発生させる。

第１９図は、第１３図のウォッチドッグ回路２９８のブロック図である。伝送ゲ ート信号発生器は、伝送ダート信号ＴＸ　ＧＡＴＥを発生し、この信号ＴＸ　Ｇ ＡＴＥは、１８ビツトのル」量子各端部の１ビツトの小数部（ｆｒａｃｔｉｏｎ 　）の間だけハイである。したがって、ＴＸ　ＧＡＴＥ信号は１９ビ、トの間は ハイにあ見そしてアクティビティ（ａｃｔｉｖｉｔｙ　）が許される場合には、 １スロツト土の１８ビツトの範囲の中央にこの信号は位置される。そしてアクテ ィビティがあるべきではない保護バンドビット（ｇｕａｒｄ　ｂａｎｄ　ｂｉｔ ｓ　）と呼ばれる２つのビットが常に１つのクロ／１・にある。伝送ケ゛−ト信 号ＴＸ　ＧＡＴＥの時間周期（ｔｉｍｅ　ｐｅｒｉｏｄ　）は、ＴＸ　ＧＡＴＥ 信号が１８ビツト周期の前後展ビットの間にあるため、伝送データ信号ＴＸＤｌ 上のいずれのアクティビティとも一致すべきである。伝送ケ゛−ト信号ＴＸ　Ｇ ＡＴＥは、データが次のクロ、１・に伝送されるべきことを表示するスピーク・ タイム・インノヶータ回路３５６によって発生させられるスピーク・イ、クスト クロッｔ・ｍ　号Ｓ　Ｎ　５（１）ト、コンテンション・ノ。シスカ発生させら れるべきことを表示するコンテンション・ダート信号ＣＰ　−ＧＡＴＥ　（２） との関数として発生させられる。

普通（ｄ、ＴＸ　ＧＡＴＥ信号が上記０号のいずれかに対応して発生する。この 伝送ケ゛−１−信号発生器３７２はまた、自己試験回路３００に接続されておシ 、該自己試、験回路３００は変則的に低く又は高くなるＴＸ　ＧＡＴＥ信号を生 じさせ且つ最後にウオッチド、グ回路２９８に出力無効信号を発生させる入力を 供給する。

バイオレイジョン検出器は、ブースタ制御器５２からは伝送データ信号ＴＸＤＩ と同様にＴＸ　ＧＡＴＥ信号を、モード検出回路２９０からはモード信号を、そ して受信データ・デコーダ２８４（第３図）からは受信データ信号ＲＸＤを受信 する。そして、データモードの間は、バイオレイジョン検出器３７４はＴＸ　Ｇ ＡＴＥ信号を伝送データ信号ＴＸＤＩと比較し、もしバイオレインヨン即ち違反 があったときには、バイオレイジョン信号が発生させられる。伝送データ信号Ｔ ＸＤＩが活動状態（ａｃｌｖｅ　）にあるべきときに該伝送データ信号がタイム スロット全体の間で非活動状態（１ｎａｃｔｉｖｅ　）にあるか、又は伝送デー タ信号ＴＸＤＩが活動状態にあってはならないときに１スロ、ト内において該伝 送データ信号が活動状態にあるかの、いずれかのときに・ぐイオレイションが生 じる。コンテンション・フレームの間に、伝送データ信号ＴＸＤｌ上のアクティ ビティが不足するト、コンテンション・ノクシスカハルスのパイル・アップ（ｐ ｉｌｅ−ｕｐ）を妨ぐため時々抜かれるという事実を補完するため、コンテンシ ョン・フレームノ間、・ぐイオレイション検出器３７４は受信データ信号ＲＸＤ を入力としてみなしている。データモードの間においては、主張したデータ伝送 スロットの間の１８ビツト全体に亘って伝送データ信号ＴＸＤＩが非活動状態に あるべきことを期待する理由がない。これは、パリティ発生器３６８（第１８図 ）が、活動状態ビットの数が當に奇数であるように奇数・９　ＩＪティを課して いるためである。したがって、データ伝送が要求されている場合には、當に少く とも１つの活動状態にあるビットがいかなるスロットの伝送データ信号ＴＸＤｌ 上にも存在しなければならない。

一時停止制御回路３７６は、スーパーフレームのタイミング信号から減算計数す るバイト計数器を備えているので、信号違反即ち信号バイオレイジョンは約３０ ００フレームの間持続する一時停止信号に生じる。

普通、この期間は、装置内の重要でないいかなる問題でも解決され且つ正常な作 動が再開されるまでに十分なものである。しかしながら、もし機能不良（ｍａｌ ｆｕｎｃｔｉｏｎ　）が更に重大で、永久停止制御回路３７８が度々のバイオレ イジョンを検出し且つ実際のタイム・フレームで３つのバイオレイジョンが展開 されたときが検出されてラッチがセットされると永久停止制御回路３７８は永久 停止信号を発生する。コンテンション・フレーム内に検出された如何るパイオレ インヨンによっても、永久停止う、チは直ちにセットされる。ＯＲゲート３８０ は、一時停止信号と永久停止信号のオアをとって、出力無効信号を発生する。

第２０図は、第１３図のソフト同期回路３０２のブロック図である。このソフト 同期回路３０２は、インバータ３８２．３８４及び３８６と、伝送ダート３８８ ゜３９０及び３９２とを有している。一般的に、ソフト同期信号の発生は、受信 データ信号ＲＸＤの関数であシ、受信データ信号ＲＸＤの反転動作と遅延動作を 伴う。伝送グーＦ３８８は、その出力として受信データ信号ＲＸＤの短期間メモ リーを作シ出すために設けられておシ、伝送ゲート３９０及び３９２は開放及び 閉鎖されて、この信号の実又は反転した値を伝送する。即ち、伝送ゲート３８８ の出力端子に幾らかの小さい静電容量があると、インバータ３８４を駆動するイ ンバータ３８４の入力中の否定の理由となる。伝送ゲート３８８が開かれると、 その出力端子における電圧は短い期間光の論理レベルに止まる。伝送ゲート３８ ・８は、１ビット当り１回、規則正しく閉じ且つ１ビット当Ｄｘ回開く。したが って、出力容量内の記憶は１ビツトの小数点（ｆｒａｃｔｉｏｎ　）の間保持さ れる。伝送ゲート３８・侶が開くと、伝送ゲート３８８の出力に蓄積された値が そのビット期間内に伝送線路２２上にデータ値を表わすようにビット・タイムの 中程近くで伝送ゲートは開かれる。そのデータ値はインバータ３８４によって反 転され、そしてインバータ３８６及び伝送ゲート３９０又は３９２を通りて伝送 される。したがって、伝送ケ゛−ト３９０及び３９２は、蓄積データビ、トの反 転又は非反転いずれかのバージョンを選択する。１ビ、ト境界のすぐ前に、伝送 ゲート３９０が閉じられ、伝送ゲート３９２が同時に開かれてソフト同期信号が ビット境界で状態を変更する。伝送ゲート３９２が開いて伝送ダート３９０が閉 じたときに、ソフト同期信号は蓄積されたデータビットの反転した値から蓄積さ れたデータビットの真の値に変化する。

伝送ダート３８８，３９０及び３９２は、ソフト同期可能回路４００からの可能 信号に応じ且つブースタ制御主タイミング回路２８８によって与えられるタイミ ング信号に応じてタイミング発生器３９８によって開閉される。タイミング発生 器３７８で用いられるタイミング信号は分周回路３１４で出力されたタイミング 信号であシ、６つの異った位相を有し、更に１ビット速度の半分の速度にある。

したがって、ソフト同期信号は、ブースタ制御主タイミング回路２８８によって 発生させられるタイミング信号に同期でせられる上昇又は下降のいずれかの論理 変換としてブースタ回路６０に与えられる。

ソフト同期可能回路４００は伝送グー）３９０及び３９２を開放状態に保持する ことによってソフト同期回路３０２を動作不能にするために用いられて、ソフト 同期信号がシステムで作動することなく、同期・ぐシスの後端縁部をシステムを 介して伝送することを許容する。同期パルスがシステムを通って通過させられる と、ソフト同期信号は動作不能にさせられる。（即ち、伝送ゲート３９０及び３ ９２が両方とも開かれていている）。そしてそのときにソフト同期信号は、抵抗 ３９４及び３９６によって支配される不完全なレベルに浮動する。またソフト同 期可能回路４００はＩＮＬＯＣＫ信号をブースタ制御主タイミング回路２８８か ら受信する。そしてもしシステムが位相ロックになければ、ソフト同期可能回路 ４００はソフト同期回路３０２を動作不能にする。

第２１図は、第１図の主マスター・クロ、り２４のブロック図である。尚バック アップ・マスター・クロ７り２６の構成は、動作無効入力及び出力の外部接続に 僅かな相違がある点を除いて、主マスター・クロック２４と同じである。切替モ ード調整回路４０２は、伝送線路２２の中心導体２３にパワー・オフ（ｐｏｗｅ ｒｏｆｆ　）を供給し且つ主マスター・クロ、り２４内で使用するため電力を供 給電圧に変換する。尚切替モード調整回路４０２は、装置電力及び制御サブシス テム２７によって伝送線路２２に伝送される指令トーン（ｃｏｍｍａｎｄ　ｔｏ ｎｅｓ　）をモード制御回路４０４に与える。

水晶発振器４０６はビット速度に関連する紙波数を同期パルス発生回路４０８に 供給する。したがって、水晶発振器４０６は、装置のビット速度を供給するのに 用いられる。

同期パルス発生口１％４０８は、停止入力によって停止されるまで同期ノｅシス を発生する。同ル」パルス発生回路４０８によって発生させられる同期パルスの ・ぐターンは、第１４図に関連して上述した８個の同期パルスのパターンである 。好ましい実施例では、同期・ぐシス発生回路４０８は、１フレーム内のスロッ トの数及びニスロット内のビットの数を計数する計数器によって最大の効果を発 揮させられる。よって、同期・ぐシス発生回路４０８は、本発明のブースタ・テ レメータ装置のフレーム・タイミングを確立している。上述したように、フレー ム内の同期パルスの幾つかの長さは、モード制御回路４０４からのモード（ＭＯ ＤＥ　）信号に応じて変調させられて、コンテンション・フレームが近すいてい ること又はキャリブレイション即ち校正が起こっていることを検出ステーション ２ｏに指示し、また他の種々のモード関数を検出ステーション２ｏに指示する。

モード制御回路４０４は、切替モード調整回路・４ｏ２を通して与えられる指令 トーン及び装置の電力ア、ｆに応じて同期パルス発生回路４０８にモード信号Ｍ ＯＤＥを供給する。特に、電力が投入されたときに、装置はアイドル・モードに 入る。モード制御回路４０４は、切替モード調整回！４０２を通して受信される 指令トーンの関数として校正モード信号を発生する。電力が投入されでた後の定 時間、装置はデータモードに入るが、こねは装置の正常な動作状態である。した がって、モード制御回路４０４は、同期パルス発生回路４０８が正常な態様で同 期・ぐシスを発生するように動作すべく同期パルス発生回路４０８を制御する。

そして同期パルスは、伝送線路２２上に同期・ξシスを注入する注入回路４１０ に与えられる。この注入回路４１０は、第１２図に示される注入回路５０と同じ 構成である。まだ、第２３図に示されるような非方向性注入回路を注入回路４１ ０として用いることもできる。パ。

クア、ノ・マスター・クロック２６内のモード制御回路４０４はまた、同期・ぐ シス発生回路４０８及びパ。

クア、プ・マスター回路２６内の注入回路４１０を動作可能にし且つ無効信号（ ｄｉｓａｂｌｅ　ｓｉｇｎａｌ　）を主マスター・クロ、り２４に供給すること によって装置の切替をパックア、ノ・マスター・りＯ／り２６に指示するロング 指令トーン（ｌｏｎｇ　ｃｎｍｍａｎｄ　ｔｏｎｅ　）に応答する。その結果、 装置はバ、クア、プ・マスター・クロック２６に切替えられる。

好ましい実施例においては、同期パルス発生回路４０８及°びモード制御回路４ ０４が信号積分回路として効果を発揮する。第２２図は、・ぐシス発生回路４０ ８及びモード制御回路４０４を含む積分回路の好ましい実施例のブロック図であ る。

モード匍」御回路４０・１は、装置がＩＮＩＴ　（アイドルモード又はＲＵＮ（ データ）モードにあるが否がを決定するフリ、ノ・フロッノ・１２８を有してい る。電力投入リセット回路・４２６は、フリップ・フロ／ｆ４２８をＩＮＩＴ状 態にリセ）ｉ・シ且つＩＮＩＴモードタイマ及び指令長タイマ４４１６を１）　 （７＋−する。ＩＮＩＴモードタイマ及び指令長タイマ４１６は、ＩＮＩＴモー ドでフレーム数を計数しＲＵＮモードで指令トーン・パースト・ザイクル（ｃｏ ｍｍａｎｄ　ｔｏｎｅ　ｂｕｒｓｔ　ｃｙｃ］ｅｓ　）の数を計数する。アイド ルモードの間は、フレーム速度のクロック入力が、同期パルス発生回路４０８内 のフレーム・デイパイダ４３０からＩＮＩＴモードタイマ／指令長タイマ４１６ によって受信される。このフレーム速度信月は、フリ、プ・７０．ｆ４２８がＲ Ｕ　Ｎ　状態にセットされている点において、終値計数（ｔｅｒｍｉｎａｌ　ｃ ｏｕｎｔ　）になるまで計数器を１フレーム当り１計数進める。好ましい実施例 では、このために２０４８フレームを用いる。ＲＵＮ状態に達した後は、指令ト ーン・エンベローフ０検出器４１４及び指令トーンを検出するだめの対応回路の 動作が実行状態になる。

またモード制御回路４０４は、帯域フィルタ／比較器４１２を有しており、該帯 域フィルタ／比較器４１２は切替モード調整回路４０２を通して指令トーンを受 信するように接続されている。指令１・−ン・エンベロープ検出器４１４は、帯 域フィルタ／比較器４１２からフィルタ処理された信号を受信し、指令１・−ン が存続する限シハイ・レベルの出力を発生させる。ＩＮＩＴモードタイマ／指令 長タイマ４１６は、指令トーンが停止するまで１・−ンを周期によって計数する 。指令１・−ンが始まったときに、指令トーン・エンベロープ検出器４１４がい まだ応答していない間には立上シ（ｏｎｓｅｔ　）が存在し、そして立上り検出 器４１１−ｊ：ＩＮＩＴモードタイマ／指令長タイマ４１６をリセットする。そ してＩＮＩＴモードタイマ／指令長クイマり１６は、いったん指令トーン・エン ベロープ検出器−４−１４の出力がハイになると、計数の準備をする。指令ト・ −ンが終りになると、１Ｎ■Ｔモードタイマ／指令長タイマ４１６からの値が指 令デコーダ４２０に送られ、指令デコーダ４２０は指令１・−ン長さに応じた長 さの信号を供給する。指令う、チ回路４２２は、指令デコーダ７１２０に供給さ れる長さ信号に対応して状態を変更するラッチＡ及びＢを備えている。よって、 もし指令１・−ノ長が特定のウィンドウ（ｗｉ　ｎｄｏｗ　）にあれば、その長 さ信号はう、チＡの状態を変更し、またもし指令１・−ン長が異ったウィンドウ にあれば、長さ信号はラッチＢの状態を変更し、そしてもし指令１・−ン長が指 定ウィンドウのいずれにもない場合には、いずれのラッチも状態も変更しなり０ う７．チＡ（は、出力である信号ＣＡ　Ｌを、制御器兼受信器２８が校正動作（ ｃａｌｉｂｒａ−ｔｉｏｎ　ｏｐｅｒａｔｉｏｎ　）を請求しプこことを明示す る同期パルス発生器４０８に供給する。そしてラッチＢはアクディプ・ゾルダウ ン、１２４に接続されている。主マスター・クロック２・１の場合においては、 う、チＢが状態を変更しても、゛Ｊ′クチイブ・プルダウ７．４２．１の出力端 子は接地点に外部接続されているので何も起きない。

しかしながら、パ、クア、プ・マスター・クロック２６の場合では、アクティブ ・ゾルダウン４２４は主マスター・クロック２４に接続されており、主マスター ・クロ、り２４．の電源を短絡すると、主マスター・クロック２４を強制的に動 作不能とし、パ、クアッゾ・マスター・クロック２６内の注入回路４１０及び同 期パルス発生器４０８の停止を解除し、そしてパ、クアソプ・マスター・クロッ ク２６の動作を開始させる。

電力投入リセット回路４２６は、電力が投入されると、指令う、子回路４２２内 の指令ラッチの両方をリセ。

トする。

同期・やシス発生器４０８は、安定周波数を発生する発振器４３２を備えている 。ジャンパー選択グリスケーラ４３４は、二つから選択した選択電力で安定周波 数を分周し、サブフレーム分周回路４３６に供給されるクロック信号を発生する 。そしてサブフレーム分周回路４３６は、１サブフレーム当９１つの同期パルス を発生できる係数の倍数でジャンパー選択ノリスケーラの出力を分割する。サブ フレーム分周回路４３６がその計数をめぐる（　ｃｙｃｌｅ　）たびにである。

実際には、同期パルスの先端縁部（ｌｅａｄｉｎｇ　ｅｄｇｅ　）は可変時間で 発生して常にサブフレーム分周回路４３６の終値計数で終るので、同期・ぐシス から同期・やシスまで同期・ぞシスの端縁部は時間的に規則正しくなっている。

フレーム・ディパイダ回路４３０は、数８でサブフレーム分周回路４３６の出力 を分割して、システムがサブフレームにあることを示す３ビツト・ワードを得る 。この３ビ、ト・ワードは・モード制御回路４３８に供給される。・ぐシス長制 御回路４３８は、フレーム・ディ・ぐイダ回路４３０の制御の下で１サブフレー ム当、！ｌ）１つの入力の速度で８つの入力間を走査するマルチプレクサを備え ている。・ぐシス長制御回路４３８内のマルチプレクサへの７つの入力の名々は 、フレーム内の個々の同期・ぐシスと対応し且つフレーム内の対応する同期・や シスの長さを制御する。８番目の同期パルスの長さは、固定長さフレームの同期 ・やシスを供給するため固定されている。スーパーフレーム・デイバイダ回路４ ４０は１フレーム当シ計数を１つ進める可変係数デイパイダである。このスーパ ーフレーム・デイパイダ４４０は、ｎ個のフレームを通るサイクルに選択的にセ ットすることができる。但し、ｎは２から８までの整数である。終値計数で、ス ーパーフレーム・デイパイダ回路４４０はパルス長制御回路４３８への入力とな る信号を発生する。そしてこの信号は、ブースタ・サランステム４０内で信号Ｋ を発生するために用いられる。信号Ｋが用いられるべきでない場合には、スー・ や−フレーム・デイバイダ回路４４０を動作不能にできる。

上述の通り、・ぐシス長制御回路４３８は、１つのフレーム内の７つの同期・ぐ シスの長さを制御する７つの入力を有している。マルチプレクサの入力／同期・ ぞシスと、同期ｉ？ルシス生回路４０８の部材と、モード制御回路４０４とノぐ シスによりて伝えられる情報の関係は以下の通りである。

マルチプレクサ入力番号／ 同期パルス番号　接続される部材−情報１　ノリツブ・フロツノ回路４２８ −アイドル・モード ２　指令う、子回路４２２− ＣＡＬモード ３　スーパーフレーム・アイパイプ ４４〇−信号に一カスタム・モ ード ４　同期パルス発生器４０８上の入 力Ｘ−自己テストを制御するの に使用される ５　同期・ぞシス発生器上の入力Ｙ− 目的開（ｐｕｒｐｏｓｅ　ｏｐｅｎ　）６　ＩＮＩＴモード・タイマ／指令長 タイマ４１６への進入カー帯域 フィルタ／比較器４１２の制御 器／受信器２８による性能監視 に使用 ７　ＲＯＬＥ−パ、クアノグ対生マ スター・クロックを制御器／受 信器２８に分類 制御できる長さ・ぐシス発生器４４２は、３つの同期パルスの先端縁部位置を発 生させるだめの組合せロノックを有しておシ、その入力はサブフレーム分周回路 ４３６とパルス長制御回路４３８の出力に接続されてい為。最終同期回路４４４ は、フリツノ・フロソノを有しておシ、このフリ、プ・フロツノはサブフレーム 分周回路４３６の最終計数タイムでリセットされ、長さ制御・ぐシス発生器４４ ２の出力でリセットされる。

この最終同期回路４４４は、注入回路４１０によって伝送線路２２上に注入され る同期・（シスを発生する。

装置の動作について、第１．２，７，１３．１７Ａ。

２１及び２２図を参照して説明する。センサー・アレイが所望の位置に配置され た後に、システム電力制御サブシステム２７（第１図）は、装置に電力を与え、 装置の初期設定プロセスが開始される。電力が与えられると、リセット回路４２ ６（第２２図）がＩＮＩ　Ｔモード・タイマ／指令長タイマ４１６をリセットし 、ノリツブ・フロップ４２８がＩＮＩＴ状態にリセットされ、装置はタイマ４１ ６がその最終計数値になるまでアイドル状態に入る。同期・ぐシス発生回路４０ ８は、・やワー・アップにより、ノヤン・ぞ−選択ゾレスカーラ４３４、サブフ レーム分周回路４３６、フレーム・デイパイタ回路４３０、パルス長制御回路４ ３８、長さ制御パルス発生器４４２及び最終同期回路４４４を用いて、１フレー ム当り８個の同期パルスを発生し始める。

パルス長制御回路４３８が入力端子の１つにＩＮＩＴ信号を受傷すると、・ぞシ ス長制御回′ｋｊ４３８は信号を長さ制御発生器４４２に伝送するため、同期ノ Ｐシス１（第１４図）（フレーム内の第１のパルス）が変調されて、装置がアイ ドル・モードにあることを検出ステーション２０（第１図）のすべてに指示する 。上述の通、ｊｌ）、ＩＮＩＴモード・タイマ／指令長タイマ４１６（第２２図 ）が電力“投′入リセット回路４２６によって零にリセットされて、約２０４８ フレームになるまで減算計数を開始する。全計数（ｆｕｌｌ　ｃｏｕｎｔ　）に なると、ＩＮＩＴモードタイマ／指令長タイマ４１６はフリ、ｆ・フロ、ノ４２ ８をリセノ）・シ、信号を・ぐシス長制御回路４３８に送って、装置がデータモ ードに入っていることを指示する。・ぐシス長制御回路４３８は、同期・ぐシス 篤１を制御して装置がデータモードに在り且つコンテンション・フレームが近づ いていることを検出ステーション２０に指示する。・やシス長制御回路４３８− ＼の他の入力は、装置電力及び制御サブシステム２７（第１図）によって送られ てくる複数の指令１・−ンへの応答に当てられている。これらの指令トーンｉｄ ：　、モード制御回路４０４（第２１図）内で検出され、このモード制御回路４ ０４は、例えば装置が校正モード（ｃａｌｉｂｒａｔｉｏｎ　ｒｎｏｄｅ　）に 入るべきことを指示するため、適宜の入力信号（例えｉｄ、パルス長制御回路４ ３８へのＣＡＬ信号）を発生する。主マスター・クロ、り２４が作動の為に選択 されたマスター・クロアクであるとした場合、主マスター・クロ、り２．１は切 替モード脆整回路４０２（第２１図）を介して指令トーンを受信する。そしてモ ード制御回路４０４は、切替モード調整回路４０２から指令トーンを受信し且つ 立上り検出器４１８（第２２図）を通して指令トーンの立上シを検出する。

装置がデータモードに入ると、同期・ぐシスＡ１はその長さが変調され、検出ス テーション２０によって受信される次のフレーム同期パルス（同期ｉＰルシス８ ）は、コンテンション・フレームカＳ始まっていることを指示する。その結果、 ブースタ制御回路５２及び５４はデータ伝送（第２図）のために１つのスロット 又は複数のスロットを主張する。尚アイドル・モードの間及び全ての次の正常な 動作の間に、同期・ぐシスｊｒｌブースタ回路６０を通してブースタ・サブシス テムによって受信されてブースタ制御回路５２及び５４に受信データ信号ＩＲＸ Ｄとして伝送される。ブースト制御主タイミング回路２８８（第１３図）は、受 信データ信号ＲＸＤである検出さｆ′したＩ　ＲＸＤ信号を基礎としてブースタ 制御回路５２の作動のためにタイミング信号を発生する。モード検出回路２９０ は同期パルスの長さを基礎としてモードを検出し、装置が動作中にあるモードを 表示するモード信号を発生する。システムがデータモードに入ってコンテンショ ン・フレームが生シると、伝送スロット制御回路２９４ば、ブースタ制御主タイ ミング回路２８８（第１３図）によって決定された時間スロットｆｉｌｌ　チク ロット・タイミングに応じてコンテンション・ｉ’？ルスシス回路３４６（第１ ７Ａ図）によってコンテンション・ｉＪ？ルスシス生ずる。そしてフンテンショ ンリぐシスが受信データ信号ＲＸＤ上に受信されていない間に伝送スロット制＠ １回路２９４が１スロツト中に１つのコンテンションリぐシスを発生するまで、 この伝送スロット制御回路２９４はコンテンションリやシスを発生する。こ′ｈ が起こると、伝送スロット制御回路２９４はこのスｏ、ｌ・を主張し、そしてコ ンテンション・フレーム制御回ｆ１３４０（′ｉこのクロッ１゛のアドレスをス ♂−り・アドレス・レジスタ３５４内に蓄積させる。もし装置が正しく作動して いれば、検出パルス２０（７）各々は、コンテンション・フレームの間に伝送の ためのクロ、１・を主張し、主張したスロットをそれぞれのスピーク・アドレス ・レノスタ３５４に蓄積する。

コンテンション・フレームの間及び前では、装置は複数の局部ポートからのデノ タル信号を集めてこれを放棄している。コンテンション・フレームの後テ（マ、 局部ボートからブースタ制御回路５２によって受信された局部デノクルデータは 、注入回路５０（第２図）によって伝送線路２２上に注入するため、特定の検出 ステー７ヨ７２０のために主張したタイム・クロットの１ｂＪ伝送デ一タ信号Ｔ ＸＤ２として注入回路５ｏに伝送される。装置の動作がデータモードにあるｊｂ ｌは、生マスター・クロ、り２４は、システム・タイミングを保持するために同 期・Ｐシスを発生し伏ける。そして、伝送線路２２に注入されるこの同期パルス とデノタルデータ信−５は、両方ともブースタ・サブシステム４ｏ内に凸装置し たフ゛−スク回路６ｏによってフ゛−ストされる。

変成器７０及び抵抗７２によって構成される結合回路網は、伝送線路２２の中央 導体２３内の電流を検出する（第７図〕。コン７″／ダ７４及び７６と抵抗７８ とによって構成される第２の結合回路網（は、伝送線路２２の中央導体２３上の 電圧を検出する。第１及び第２のスイッチング回路網は、トランジスタ８ｏ及び ８２と変成器８６及び８８とによって構成されている。

トランジスタ・スイッチング素子の各々を通る電流の流れは、伝送線路２２上に 端縁部（ｅｄｇｅ　）が検出されると逆になる。トランジスタ８ｏ及び８２がス イッチ動作をすると、このスイッチング動作で変成器７ｏの上部巻線に電圧を生 じさせ、トランジスタ８６及び８８がスイッチ動作をすると、トランジスタ８８ のコレクタ出力がコンデンサ７４及び７６を介して伝送線路２２に結合される。

その結果、伝送線路２２上に電流を流す。伝送線路２２上に注入される電圧と電 流の組合せ効果が、伝送線路上のデノタルガータ色号をブーストさせる。ブース タ制御回路５２内のソフト同期回路３０２（第１３図）によって発生させられる 同期信号は、信号の端縁部を装置内の適宜のタイミングを保持するためにブース トさせようとする。そしてソフト同期信号は、極性反転することなしに、トラン ノスタ８０のベースに供給される。ビット境界（ｂｉｔｂｏｕｎｄａｒｙ　）の 前には、ソフト同期信号の論理レベルは受信データ信号ＲＸＤの反対側にある。

これによって、トランジスタ８０及び８２のベース間の電圧差は平均値よシ大き くなシ、シたがってこれらのトランジスタを通る電流の流れの切替を行なうだめ のスレショールドが正常よシ大きくなる。ビット境界では、論理レベルが受信デ ータ信号ＲＸＤと同じになるようにソフト同期信号が論理レベルを変化させるの で、トランジスタ８０及び８２のベース間の電圧差が減少し且つスレショールド ラ減少させてトランジスタのスイッチング動作を助ける。尚ソフト同期信号は、 装置のタイミングが保持できるように同期・ぐシスの間は無効になる。したがっ て、同期・ぐシスがブースタ回路６０によってブーストされている間は、同期パ ルスの端縁部は、ソフト同期信号に従って動かされることはない。

本発明に係る装置は、種々の方法で実施できる。例えば、本発明の装置は、伝送 線路上のアノタルデータ信号を伝送してブーストするために種々の検出アレイに おいて用いることができる。本発明の装置は、他の船舶を検出したシ犬洋底内の 油を探索する目的で海水中においても用いることができる。また、本発明のテレ メータ装置は、検出ステーションを種々の点に分散させて、他の自然現象（例え ば地震の検出）の検出や音波技術を用いる石油埋蔵量の探索等のために地上にお いても用いることができる。また、本発明のブースタ回路は、任意の負性インピ ーダンス２安定装置または回路によって実現することができ、任意のタイプの電 気的伝送線路とともに用いることができる。更に、ブースタ回路は、テレメータ の分野における多くの応用に適しておシ、最も一般的には、２以上のコンピュー タを接続する伝送線路を伝送されるアノタルデータ信号をブーストするために用 いることができる。本発明のブースタ回路はまた工業的及び商業的な遠隔制御に 応用でき、また科学的なデータ収集システムに用いることができる。

本発明の多くの特徴及び利点は上記詳細な説明から明らかである。したがって付 属の請求の範囲は本発明の真の精神と範囲に入る装置の特徴及び利点をすべて包 含することを意図している。更に、数多くの修正と変形とを想到することは当業 者にとって容易なことであるので、本発明を図示され、説明された通りの構成及 び動作に限定しないことが望まれる。したがって、適当な修正と均等物のすべて が本発明の範囲に入るものとされる。

第２は１ 第３図 第５図 第７図 笥１２閏 特表昭！１８−５［１］７ぢ２（３１）口 序 第１７Ｂ図 Ｊ即際調査報告

Claims (1)

1. 【特許請求の範囲】 １゜　第１の端部を有する電気的伝送線路と、該電気的伝送線路に接続されて該 電気的伝送線路上を伝送される同期信号を発生するクロック手段と、デジタルデ ータを受信するＮ個の受信手段と（Ｎは２又はそれよシ大きい整数〕、前記クロ ック手段と前記電気的伝送線路の前記第１の端部との間の前記電気的伝送線路に 結合されるＮ個のブースタ・サブシステムとを８えてなシ、１番目の前記ブース タ・サブシステムは前記クロック手段とＮ番目の前記ブースタ・サブシステムと の間の位置で前記電気的伝送線路に結合され、Ｎ番目（Ｋは１≦Ｋ（Ｎの整数） の前記ブースタ・サブシステムは前記クロ、り手段とに＋１首口の前記ブースタ ・サブシステムとの間の位置で前記電気的伝送線路に結合され且つに番目の前記 受信手段に接続され、更に前記に番目のブースタ・サブシステムは前記電気的伝 送線路の前記第１の端部の方向に前記同期信号に応じて前記電気的伝送線路上に デジタルデータ信号としての前記デノタルデータを注入し且つ前記クロック手段 と前記に番目のブースタ・サブシステムとの間の位置で前記電気的伝送線路に結 合される前記Ｎ個のブ゛−スタ・サブシステムの各々によって前記電気的伝送線 路上に注入される前記デジタルデータ信号をブーストするためのブースタ信号を 発生すること’ｔ％徴とするテレメータ装置。 スタ回路は前記クロック手段と前記に番目のブースタ・サブシステムとの間の位 置で前記電気的伝送線路に結合された前記Ｎ個のブースタ・サブシステムの各々 によって前記電気的伝送線路上に注入される前記デジタルデータ信号と前記同期 信号とを受信し、受信データ信号を発生するとともに前記デジタルデータ信号を ブーストするため前記電気的伝送線路上に前記ブースタ信号を注入し、また前記 ブースタ制御手段は前記に番目の受信手段から前記デノタルデータをそして前記 ブースタ回路から前記受信データ信号を受信し且つ前記に番目のブースタ・サブ システムによって前記電気的伝送線路上に注入されるべき前記デジタルデータ信 号としての伝送データ信号を発生することを特徴とするスを含み、前記フレーム は少くともＮ個のスロットに分割されておシ、更に前記ブースタ制御手段は１フ レーム内の前記少くともＮ個のスロットの中から１つのスロットを主張し且つ前 記主張したスロットの間に前記伝送データ信号を発生する手段からなることを特 徴とする請求の範囲第２項に記載のテレメータ装置。 ４　前記ブースタ回路は、前記電気的伝送線路に結合されて前記電気的伝送線路 上の電流を検出して第１の検出信号を発生する第１の結合回路網と、前記電気的 伝送線路に結合されて前記電気的伝送線路上の電圧を検出して第２の検出信号を 発生する第２の結合回路網と、前記第１と第２の結合回路網に接続されたスイッ チング手段とからなり、該スイッチング手段は前記ブースタ回路が前記ブースタ 信号を前記電気的伝送線路上に注入するように第１と第２の状態の間で交互にス イッチング動作し、前記ブースタ信号は前記第１の結合回路網を介して前記電気 的伝送線路上に注入される電圧信号と前記第２の結合回路網を介して前記電気的 伝送線路上に注入をされる電流信号とを有していることを特徴とする請求の範囲 第２項又は第３項のいずれか１項に記載のテレメータ装置。 ５　前記ブースタ回路は、前記電気的伝送線路に結合されて該電気的伝送線路上 の電流を検出して第１の検出信号を発生する第１の結合回路ポと、前記電気的伝 送線路に結合されて該電気的伝送線路上の電圧を検出して第２の検出信号を発生 する第２の結合回路網と、前記第１と第２の結合回路網に接続されて第１と第２ の状態の間を交互にスイッチング動作する第１のスイッチング手段と、前記第１ のスイッチング手段と前記第２の結合回路網とに接続されて前記第１のスイッチ ング手段のスイッチング動作に応じて第１と第２の状態の間を交互にスイッチン グ動作する第２のスイッチング手段とから成り、前記第１のスイッチング手段は 前記第１と第２の検出信号と前記第２のスイッチング手段の状態に応じてスイッ チング動作を行ない、前記第１のスイッチング手段がスイッチング動作をすると 電圧信号が前記第１の結合回路網を介して前記電気的伝送線路上に注入されまだ 前記第２のスイッチング手段がスイッチング動作をすると電流信号が前記第２の 結合回路網を介して前記電気的伝送線路上に注入され、前記電圧信号と前記電流 信号とから前記ブースタ信号が構成されていることを特徴とする請求の範囲第２ 項又は第３項のいずれか１項に記載のテレメータ装置。 ６　前記第１及び第２のスイッチング手段は、それぞれ第１と第２の電流スイッ チから成ることを特徴とする請求の範囲第５項に記載のテレメータ装置。 ７　前記第１の結合回路網は前記電気的伝送線路に結合され且つ前記第１の電流 スイッチに接続された変成器を備えて成り、前記第２の結合回路網は前記電気的 伝送線路に結合され且つ前記第１及び第２の電流スイッチに接続されたコンデン サを備えて成ることを特徴とする請求の範囲第６項に記載のテレメータ装置。 ８　前記電気的伝送線路上に供給電流を与える手段を更に備えており、前記に番 目のブースタ・サブシステムが前記電気的伝送線路に結合され前記供給電流を受 信して前記に番目のブースタ・サブ／ステムのために局部電力を発生する切替モ ード調整回路を更に備えていることを特徴とする請求の範囲第２項に記載のテレ メータ装置。 ９　前記切替モード調整回路は、前記電気的伝送線路に結合され前記供給電流を 受信して正弦波電流と方形波電圧とから成る電力信号を発生する第１の手段と、 該第１の手段に接続されて前記正弦波電流に比例する正弦波電圧を出力として発 生するタンク回路と、該タンク回路に接続され！前記正弦波電圧を受信して前記 局部電力を発生する第２の手段とからなることを特徴とするテレメータ装置。 １０、前記ブースタ制御手段は、前記ブースタ回路に接続され、前記電気的伝送 線路上への前記ブースタ信号の注入のタイミングを調整して前記電気的伝送線路 上に伝送される前記デジタルデータ信号の同期を保持するソフト同期信号゛°を 発生するソフト同期信号発生回路を備えていることを特徴とする請求の範囲第２ 項又は第８項のいずれか１項に記載のテレメータ装置。 月　前記に番目のブースタ・サブ７ステムは、前記電気的伝送線路に直接結合さ れ且つ前記ブースタ制御手段に接続されて該ブースタ制御手段から前記伝送デー タ信号を受信し前記電気的伝送線路上に前記デジタルデータ信号として前記伝送 データ信号を注入する注入回路を備えていることを特徴とする請求の範囲第１０ 項に記載のテレメータ装置。 １２　第１の端部を有する電気的伝送線路と、該電気的伝送線路に接続されて該 電気的伝送線路上を伝送する同期信号を発生するクロック手段と、第１の局部デ ジタルデータを受信する第１の受信手段と、第２の局部デジタルデータを受信す る第２の受信手段と、前記クロック手段と前記電気的伝送線路の前記第１の端部 との間の位置の前記電気的伝送線路に結合され且つ前記第１の受信手段に接続さ れて、前記電気的伝送線路の前記第１の端部に向かう第１の方向に前記電気的伝 送線路上に第１のデジタルデータ信号としての前記第１の局部デジタルデータを 注入する第１のブースタ・サブシステムと前記第１のブースタ・サブンステムト 前記電気的伝送線路の前記第１の端部との間の位置の前記電気的伝送線路に結合 され且つ前記第２の受信手段に接続されて、前記第１の方向に前記電気的伝送線 路上に第２のデジタルデータ信号としての前記第２のデジタルデータを注入する 第２のブースタ・サブ／ステムとを備え、前記第１のブースタ・サブ／ステムが 前記同期イお号をブーストするだめにブースタ信号を発生しまた前記第２のブー スタ・サブ７ステムが前記第１のデジタルデータ信号及び前記同期信号をブース トするためにブースタ伝号を発生し、更に前記第１のデジタルデータ信号か前記 同期信号に応して前記電気的伝送線路上に注入されるとともに前記第２のデジタ ルデータ信号が前記同期信号に１ｔ、して注入されることを特徴とするテレメー タ装置。 １３　前記第１のブースタ・サブシステムは、前記電気的伝送線路に供給されて 、前記同期信号を受信するとともに受信データ信号を発生し且つ前記同期信号の レベルをブーストするために前記電気的伝送線路上に前記ブースタ信号を注入す る第１のブースタ回路と、該第１のブースタ回路、前記第１の受信手段及び前記 電気的伝送線路に接続されて、前記第１の受信手段から伝送線路上に前記第１の ブースタ・サブシステムから注入される前亙第１のデジタルデータ信号としての 伝送データ信号を発生する第１のブースタ制御手段とを備えてなシ、また前記第 ２のブースタ・サブシステムは前記電気的伝送線路に結合されて、前記第１のデ ジタルデータ信号と前記同期信号とを受信するとともに受信データ信号を発生し 且つ前記同期信号と前記第１のデジタルデータ信号のレベルをブーストするため に前記電気的伝送線路上に前記ブースタ信号を注入する第２のブースタ回路と、 前記第２のブースタ回路、前記第２の受信手段及び前記電気的伝送線路に接続さ れて、前記第２の受信回路から前記第２の局部デジタル号　−−−を発生する第 ２の ブースタ制御手段とを備えてなることを特徴とする請求の範囲第１２項に記載の テレメータ装置。 １４　前記第１及び第２のブースタ回路の各々は、前記電気的伝送線路に結合さ れて該電気的伝送線路上の電流を検出して第１の検出信号を発生する第１の結合 回路網と、前記電気的伝送線路に結合されて該電気的伝送線路上の電圧を検出し て第２の検出信号を発生する第２の結合回路網と、前記第１と第２の結合回路網 に接続されて前記ブースタ回路が前記電気的伝送線路上に前記ブースタ信号を注 入するように第１と第２の状態を交互に切替るスイッチング手段とを備え、前記 ブースタ信号が前記第１の結合回路網を介して前記電気的伝送線路上に注入され る電圧信号と前記第２の結合回路網を介して前記電気的伝送線路上に注入される 電流信号とを含んでいることを特徴とする請求の範囲第１３項に記載のテレメー タ装置。 １５　前記同期信号はフレームを構成する複数の同期パルスを有しており、そし て前記フレームは複数のスロットに分割され、更に前記第１及び第２のブースタ 制御手段のそれぞれは１フレーム内の前記スロットの中から１つのスロッ）１主 張し該主張したスロットの間前記伝送データ信号全発生する手段を備えているこ とを特徴とする請求の範囲第１３項に記載のテレメーぞ装置。 １６　前記第１及び第２のブースタ回路は、前記電気的伝送線路に結合されて該 電気的伝送線路上の電流を検出し第１の検出信号を発生する第１の結合回路網と 、前記電気的伝送線路に結合されて該電気的伝送線路上の電圧を検出し第２の検 出信号を発生する第２の結合回路網と、前記第１及び第２の結合回路網に接続さ れて第１と第２の状態の間を交互にスイッチング動作を行なう第１のスイッチン グ手段と、前記第１のスイ。 チング手段と前記第２の結合回路網に接続されて前記第１のスイッチング手段の 前記スイッチング動作に応じて第１と第２の状態の間を交互にスイッチング動作 する第２のスイッチング手段とを備え、前記第１のスイッチング手段は前記第１ 及び第２の検出信号と前記第２のスイッチング手段の状態とに応じてスイッチン グ動作を行ない、そして前記第１のスイッチング手段がスイッチング動作をする と前記第１の結合回路網を介して前記電気的伝送線路上に電圧信号が注入され、 また前記第２のスイッチング手段がスイッチング動作を行なうと、前記第２の結 合回路網を介して前記電気的伝送線路上に電流信号が注入され、該電流信号と前 記電圧信号とが前記ブースタ信号を構成していることを特徴とする請求の範囲第 １３項に記載のテレメータ装置。 １７　前記第１及び第２のスイッチング手段がそれぞれ第１及び第２の電流スイ ッチから成ることを特徴とする請求の範囲第１６項に記載のテレメーク装置。 １８、前記第１の結合回路網は前記電気的伝送線路に結合され且つ前記第１の電 流スイッチに接続された変成器を含み、そして前記第２の結合回路網は前記電気 的伝送線路と前記第１及び第２の電流スイッチに結合されたコンデンサを含むこ とを特徴とする請求の範囲第１７項に記載のテレメータ装置。 １９　前記第１及び第２のブースタ制御手段の各々は前記第１及び第２のブース タ回路のそれぞれ１つに接続されたソフト同期信号発生回路を含み、該ソフト同 期信号発生回路が前記電気的伝送線路上への前記ブースタ信号の注入のタイミン グを調整するためにソフト同期信号を発生することを特徴とする請求の範囲第１ ３項に記載のテレメータ装置。 ２０　前記第１及び第２のブースタ・サブシステムのそれぞれは更に前記電気的 伝送線路に直接結合され且つ前記ブースタ制御手段に接続された注入回路を備え ておシ、該注入回路は前記ブースタ制御手段から前記伝送データ信号を受信し且 つ前記電気的伝送線路上に該伝送データ信号を前記デジタルデータ信号として注 入することを特徴とする請求の範囲第１３項に記載のテレメータ装置。 ２１　前記第１のブースタ制御手段は、前記第１のブースタ回路に接続され且つ 前記電気的伝送線路に接続されて前記伝送データ信号を発生する第１のブースタ 制御回路と、前記第１のブースタ回路と前記注入回路とに接続されて内部伝送デ ータ信号を発生する第２のブースタ制御回路とを備えてなり、前記＄１のブース タ制御回路が前記第２のブースタ制御回路に接続されて前記内部伝送データ信号 を受信し且つタイム・スロットの間前記伝送データ信号と前記内部伝送データ信 号のアクティビティが合致しない場合に前記注入回路を作動不能にする出力無効 ｌ信号を発生するウォッチドッグ回路を有しており、また前記第２のブースタ制 御回路は前記第１のブースタ制御回路から前記伝送データ信号を受信し且つタイ ム・スロットの間前記伝送データ信号と前記内部伝送データ信号とのアクティビ ティが合致しない場合に前記注入回路を動作不能にするため出力無効信号を発生 するウオッチド、グ回路を有していることを特徴とする請求の範囲第２０項に記 載のテレメータ装置。 ２２　前記電気的伝送線路上に供給電流を与える手段を更に備え、前記第１及第 ２のブースタ・サブシステムがそれぞれ更に前記電気的伝送線路に結合されて前 記供給電流を受信し且つ前記第１及び第２のブースタ・サブシステムの対応する １つのために局部電力を発生する切替モード調整回路を備えていることを特徴と する請求の範囲第１２項又は第１３項のいずれか１項に記載のテレメータ装置。 ２３、第１の端部含有する電気的伝送線路と、該電気的伝送線路に接続されて前 記電気的伝送線路」二に伝送する同期信号を発生するクロ、り手段と、デジタル データを受信する複数の受信手段と、前記電気的伝送線路の前記第１の端部と前 記クロック手段との間の位置の前記電気的伝送線路に結合された複数のブースタ ・サブシステムとを備えて成シ、前記複数のブースタ・サブシステムのそれぞれ は前記複数の受信手段の対応する１つにそれぞれ接続されておシ、更に前記複数 のブースタ・サブシステムのそれぞれは、前記複数の受信手段の対応する１つに 接続されて前記デジタルデータを受信し且つ前記電気的伝送線路上にデジタルデ ータ信号を注入する第１の手段と、前記電気的伝送線路に結合されて前記同期信 号と前記電気的伝送線路上に伝送される前記デジタルデータ信号とを検出し且つ 前記デジタルデータ信号と前記電気的伝送線路に伝送されてくる前記同期信号を ブーストするためにブースト信号を発生する第２の手段とを有していることを特 徴とするテレメータ装置。 ２４　電気的伝送線路上を伝送され−るデジタル・データ信号をブーストする回 路において、前記デジタルデータ信号の振幅と立上り時間を改善するため前記電 気的伝送線路に結合された負性インピーダンス２安定装置を備えてなるブースト 回路。 ２５　前記負性インピーダンス２安定装置は、前記電気的伝送線路に結合されて 該電気的伝送線路上の電流全検出して第１の検出信号を発生する第１の結合回路 網と、前記電気的伝送線路に結合されて該電気的伝送線路上の電圧を検出して第 ２の検出信号を発生する第２の結合回路網と、前記第１及び第２の結合回路網に 接続されて前記ブースタ回路が前記電気的伝送線路上にブースタ信号を注入する ように第１と第２の状態の間を交互にスイッチング動作するスイッチング手段と を備えて成り、前記ブースタ信号は前記第１の結合回路網を介して前記電気的伝 送線路上に注入される電圧信号と前記第２の結合回路網を介して前記電気的伝送 線路上に注入される電流信号とを含んでいることを特徴とする請求の範囲第２４ 項に記載のブースタ回路。 ２６　前記負性インビーダンス２安定装置は、前記電気的伝送線路上の電流を検 出して第１の検出信号を発生する第１の結合回路網と、前記電気的伝送線路に結 合されて該電気的伝送線路上の電圧を検出する第２の結合回路網と、前記第１及 び第２の結合回路網に接続されて第１と第２の状態の間を交互にスイッチング動 作する第１のスイッチング手段と、前記第１のスイッチング手段と前記第２の結 合回路網とに接続されて前記１のスイッチング手段のスイッチング動作に応じて 第１及び第２の状態の間を交互にスイッチング動作する第２のスイッチング手段 とを備えてなシ、前記第１のスイッチング手段は前記第１及び第２の検出信号と 前記第２のスイッチング手段の状態に応じてスイッチング動作を行ない、該第１ のスイッチング手段がスイッチング動作をすると前記第１の結合回路網を介して 前記電気的伝送線路上に電圧信号が注入され、また前記第２のスイッチング手段 がスイッチング動作をすると前記第２の結合回路網を介して前記電気的伝送線路 上に電流信号が注入されることを特徴とする請求の範囲第２４項に記載のブース タ回路。 ２７、前記第１及び第２のスイッチング手段は、それぞれ第１及び第２の電流ス イッチからなること′！ｉｌ−特徴とする請求の範囲第２６項に記載のブースタ 回路。 ２８　前記第１の結合回路網は、前記電気的伝送線路及び前記第１の電流スイッ チとに結合された変成器を有していることを特徴とする請求の範囲第２７項に記 載のブースタ回路。 ２９　前記第２の結合回路網は、前記電気的伝送線路と前記第１及び第２の電流 スイッチとに結合されたコンデンサを有していることを特徴とする請求の範囲第 ２８項に記載のブースタ回路。 ３０　前記第１の電流スイッチは第りの定電流電源と、該第１の定電流電源と前 記第１の結合回路網とに接続された第１の端子、第２の端子及び第３の端子を有 する第１のトランジスタと、前記第１の結合回路網に接続された第１の端子、前 記第２の結合回路網に接続された第２の端子及び第３の端子を有する第２のトラ ンジスタとを備えていることを特徴とする請求の範囲第２７項に記載のブースタ 回路。 ３１　前記第２の電流スイッチは、第２の定電流電源と、該第２の定電流源に接 続された第１の端子、前記第１のトランジスタの前記第３の端子に結合された第 ２の端子及び前記第１のトランジスタの前記第２の端子に結合された第３の端子 を有する第３のトランジスタと、前記第２の定電流電源に接続された第１の端子 、前記第２のトランジスタの前記第３の端子に接続された第２の端子及び前記第 ２の結合回路網に接続された第３の端子を有する第４のトランジスタとを備えて なる請求の範囲第３０項に記載のブースタ回路。 ３２、前記第１の結合回路網は、前記電気的伝送線路に結合され且つ前記第１及 び第２のトランジスタの前記各第１の端子に接続された変成器を備えていること を特徴とする請求の範囲第３１項に記載のブースタ回路。 ３３　前記第２の結合回路網は、前記電気的伝送線路に結合され且つ前記第２及 び第４のトランジスタの前記各第２の端子と前記第４のトランジスタの前記第３ の端子に接続されたコンデンサを備えていることを特徴とする請求の範囲第３２ 項に記載のブースタ回路。 ３４　電気的伝送線路に伝送されるデジタルデータ信号をブーストするブースタ 回路において、前記電気的伝送線路に結合されて該電気的伝送線路上の電流を検 出して第１の検出信号を発生する第１の結合回路網と、前記電気的伝送線路に結 合されて該電気的伝送線路上の電圧を検出して第２の検出信号を発生する第２の 結合回路網と、第１の定電流を与える第１の手段と、第２の定電流を与える第２ の手段と、第１の接続点で前記第１の手段及び前記第１の結合回路網に接続され る第１の端子、第２の端子及び第３の端子を有する第１のトランジスタと、第２ の接続点で前記第１の結合回路網に接続された第１の端子、第３の接続点で前記 第２の結合回路網に接続された第２の端子及び第３の端子を有する第２のトラン ジスタと、前記第２の手段に接続された第１の端子、前記第１のトランジスタの 前記第３の端子に接続された第２の端子及び前記第１のトランジスタの前記第２ の端子に接続された第３の端子を有する第３のトランジスタと、前記第２の手段 に接続された第１の端子、前記第２のトランジスタの前記第３の端子に接続され た第２の端子及び前記第３の接続点に接続された第３の端子を有する第４のトラ ンジスタとを備えて成シ、前記第１及び第２のトランジスタはそれぞれ交互に電 流を流すことにより第１の電流スイッチを構成し、該第１の電流′スイッチがス イ。 チング動作すると前記第１の結合回路網を介して前記電気的伝送線路上に電圧信 号が注入され、また前記第３及び第４のトランジスタはそれぞれ交互に電流を流 すことによシ第２の電流スイッチを構成し、該第２の電流スイッチがスイッチン グ動作をすると前記第２の結合回路網を介して前記電気的伝送線路上に電流信号 を注入されることを特徴とするブースタ回路。 ３５、前記第１、第２、第３及び第４のトランジスタはバイポーラ・トランジス タであり、前記第１、第２及び第３の端子はそれぞれエミッタ、ベース及びコレ クタであり、前記第１の電流スイッチは前記第１のトランジスタのベース電圧、 前記第２のトランジスタのベース電圧及び前記第１及び第２のトランジスタのエ ミッタ間の電圧差に応じてスイッチング動作をすることを特徴とする請求の範囲 第３４項に記載のブースタ回路。 ３６　前記第１及び第２のトランジスタはＮＰＮ　）ランジスタからなシ、前記 第３及び第４のトランジスタはＰＮＰ　トランジスタからなることを特徴とする ブースタ回路。 ３７　前記第１の結合回路網は、前記電気的伝送線路に結合され且つ前記第２及 び第３の接続点に接続された変成器と前記第１及び第２の接続点に接続された抵 抗とを備え、前記第２の結合回路網は前記電気的伝送線路に結合され且つ前記第 ３の接続点に接続されたコンデンサを備えていることを特徴とする請求の範囲第 ３６項に記載のブースタ回路。 ３８　前記負性インピーダンス２安定装置は、シュミット・トリガ回路からなる ことを特徴とする請求の範囲第２４項に記載のブースタ回路。 ３９　前記負性インピーダンス２安定装置は、前記電気的伝送線路に結合された 第１及び第２の入力や子と前記電気的伝送線路に結合されて該電気的伝送線路上 にの入力端子と前記第１の出力端子との間に接続されて前記差動線路受信器に前 記ブースタ信号を帰還する帰還手段とを備えてなる請求の範囲第２４項に記載の ブースタ回路。 ４０、前記電気的伝送線路と前記差動線路受信器の前記第１の入力端子との間に 接続された第１のコンデンサと、前記電気的伝送線路と前記差動線路受信器の前 記第２の入力端子との間に接続された第２のコンデンサと、前記電気的伝送線路 と前記差動線路受信器の前記第１の出力端子との間に接続された第３のコンデン サとを更に備えてなる請求の範囲第３９項に記載のブースタ回路。 ４１　前記帰還手段は、抵抗であることを特徴とする請求の範囲第３９項又は第 ４０項のいずれが１項に記載のブースタ回路。 ４２、デジタルデータ信号を受信する手段と、デジタルデータ信号を受信する前 記手段に接続され前記デジタルデータ信号が伝播する伝送線路と該伝送線路に結 合されて前記伝送線路に沿って伝播する前記デジタルデータ信号をブーストする 負性インピーダンス２安定装置とを備えてなる回路。 ４３、前記伝送線路に結合されて該伝送線路に沿って伝播する前記デジタルデー タ信号をブーストする第２の負性インピーダンス２安定装置を更に備えてなる請 求の範囲第４２項に記載の回路。 ４４、デジタルデーター信号を受信する手段と、該デジタルデータ信号を受信す る手段に接続されて前記デジタル／データ信号が沿って伝播する伝送線路と、複 数の負性インビータ゛ンス２安定装置とを備えてなシ、前記複数の負性インピー ダンス２安定装置の各々は前記伝送線路に結合されて該伝送線路に沿って伝播す る前記デジタル／データ信号を出力することを特徴とする回路。 ４５　供給電流を搬送する電気的伝送線路に接続可能な電力供給回路において、 前記電気的伝送線路に結合されて前記供給電流を受信して正弦波電流及び第１の 方形波電圧を含む電力信号を発生する第１の手段と、該第１の手段に接続されて 前記正弦波電流に比例する正弦波電圧を出力として発生するタンク回路と、前記 タンク回路に接続されて前記正弦波電圧を受信し且つ局部電力を与える第２の手 段とを備えてなる電力供給回路０ ４６　前記タンク回路は前記第１の手段に接続されたインダクタと該インダクタ に直列に接続され且つ前記第２の手段に接続されたコンデンサとを備えてなる請 求の範囲第４５項に記載の電力供給回路。 ４７　第１と第２の接続点で前記電気的伝送線路に接続されて前記第１の接続点 で前記９（給電流を受信し、第３及び第４の接続点間に第１の電圧を発生し且つ 前記第３の接続点にフィルタ処理された供給電力を与える第１のフィルタ回路と 前記第３及び第４の接続点で前記第１のフィルタ回路に接続されて前記第３の接 続点で前記）（ルタ処理された供給電力を受信し且つ前記第１の電圧に応じて第 ２の方形波電圧を出力として発生スるプツシ−・プル・スイッチ回路と、該）、 ンー・プル・スイッチ回路に接続されて前記第２の方形波電圧を前記第１の方形 波電圧に前記タンク回路への入力の代わシに変成する絶縁変成器とを備えている ことを特徴とする請求の範囲第４５項又は第４６項のいずれか１項に記載の電力 供給回路。 ４８　前記第２の手段は、前記タンク回路に接続されて前記正弦波電圧を整流す る全波整流器と、該全波整流器に接続されて前記局部電力を発生する第２のフィ ルタ回路とを備えてなることを特徴とする請求の範囲第４７項に記載の電力供給 回路。 ４９　供給電流を搬送する電気的伝送線路に接続可能な電力供給回路において、 第１及び第２の接続点で前記電気的伝送線路に接続されて珍第１の接続点で前記 供給電流を受信し、第３と第４の接続点間に第１の電圧を発生し且つ該第３の接 続点にフィルタ処理さｇだ供給電流を与える第１のフィルタ回路と、前記第３及 び第４の接続点で前記第１のフィルタ回路に接続されて該第３の接続点で前記フ ィルタ処理された供給電流を受信し且つ前記第１の電圧に応じて第１の方形波電 圧を出力として発生するプツシ−・プル・スイッチ回路と、該ブツシュ・プル・ スイッチ回路に接続されて正弦波電流及び第２の方形波電圧を含む電力信号を発 生する絶縁変成器と、該絶縁変成器に接続されて前記正弦波電流に比例した正弦 波電圧を出力として発生するタンク回路と、該タンク回路に接続されて整流電圧 を得るため該タンク回路の出力端で前記正弦波電圧を整流する全波整流器と該全 波整流器に接続されて局部電力を与えるため前記整流電圧波形をフィルタ処理す る第２のフィルタ回路とを備えて成る電力供給回路。 ５０　前記第１及び第２の接続点で前記電気的伝送線路に接続されて前記第１の 電圧が予め定めたレベルを越えると前記供給電流の代替路を与える調整回路を更 に備えてなることを特徴とする請求の範囲第４９項に記載の電力供給回路。 ５１　前記供給電流は直流供給電流であり、前記フィルタ回路は前記第１及び第 ２の接続点の間に接続された第１のインダクタと、前記第２及び第４の接続点の 間に接続された第２のインダクタと、前記第３及び第４の接続点の間に接続され た第１のコンデンサとを備えてなることを特徴とする請求の範囲第４９項に記載 の電力供給回路。 ５２　前記タンク回路は前記絶縁変成器に接続されたインダクタと該インダクタ に直列に接続され且つ前記全波整流器に接続されたコンデンサとを備えてなるこ とを特徴とする請求の範囲第４９項又は第５１項のいずれか１項に記載の電力供 給回路。 ５３　前述され、言及され、例示され捷たけ図示されたすべての新規な特徴。