JPS5843774B2 - Mojihiyoujihoushiki - Google Patents

Mojihiyoujihoushiki

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Publication number
JPS5843774B2
JPS5843774B2 JP50078194A JP7819475A JPS5843774B2 JP S5843774 B2 JPS5843774 B2 JP S5843774B2 JP 50078194 A JP50078194 A JP 50078194A JP 7819475 A JP7819475 A JP 7819475A JP S5843774 B2 JPS5843774 B2 JP S5843774B2
Authority
JP
Japan
Prior art keywords
character
display
register
control table
limit line
Prior art date
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Expired
Application number
JP50078194A
Other languages
Japanese (ja)
Other versions
JPS522336A (en
Inventor
賢治 松山
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
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Publication of JPS522336A publication Critical patent/JPS522336A/en
Publication of JPS5843774B2 publication Critical patent/JPS5843774B2/en
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Description

【発明の詳細な説明】 本発明は計算機システムの周辺装置あるいは端末装置と
して使用するのに適した文字表示方式に関するものであ
る。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a character display method suitable for use as a peripheral device or a terminal device of a computer system.

従来この種の文字表示装置においては、表示部分の分割
を実行するために多くの繁雑なプログラムをソフトウェ
アで組むことによって処理してきた。
Conventionally, in this type of character display device, in order to divide the display portion, many complicated programs have been constructed using software.

したがってデータ処理装置の主記憶部に表示部分割のた
めのプログラム領域を確保しなければならず、ユーザが
使用できるプログラム領域がそれだけ制約される欠点が
あった。
Therefore, it is necessary to reserve a program area for display division in the main memory of the data processing device, which has the disadvantage that the program area that can be used by the user is restricted accordingly.

しかも一旦表示部の区画数及び領域の範囲を決定してし
まうと、プログラムを組み直さない限り変更が出来なく
融通性に欠けるという欠点があった0 本発明は従来の技術に内在する上記欠点を除去する為に
なされたものであり、従って本発明の目的は、文字表示
装置に表示部の分割に必要な各区画毎のチャネル番号、
上限行番号及び下限行番号情報を格納する分割制御テー
ブルを使用し、ソフトウェアでは分割制御テーブルの内
容を変更する命令を出すことにより、ユーザの使用でき
るプログラム領域を制約することなく簡単に区画の数及
び領域範囲を変更することができる新規な文字表示方式
を提供することにある。
Moreover, once the number of sections and area range of the display section are determined, they cannot be changed without reprogramming, resulting in a lack of flexibility.The present invention solves the above-mentioned drawbacks inherent in the conventional technology. Therefore, the purpose of the present invention is to eliminate the channel numbers for each section necessary for dividing the display area in the character display device.
By using a partition control table that stores upper limit line number and lower limit line number information, and issuing commands to change the contents of the partition control table in software, the number of partitions can be easily changed without restricting the program area that the user can use. The object of the present invention is to provide a new character display method that can change the area range.

本発明の上記目的は、文字表示装置内に表示部の領域を
定義するチャネル番号、上限行番号及び下限行番号を格
納する分割制御テーブルを設定し、該分割制御テーブル
の内容をプログラム命令に従って変更することにより表
示区画の数及び領域の範囲を変更し、以降次のプログラ
ム命令による該分割制御テーブルの変更まではチャネル
番号の指定のみにより表示文字の表示領域を決定するこ
とを特徴とした文字表示方式によって達成される。
The above object of the present invention is to set a division control table storing a channel number, an upper limit line number, and a lower limit line number that define a display area in a character display device, and change the contents of the division control table according to a program instruction. A character display characterized in that the number of display sections and the range of areas are changed by changing the number of display sections and the range of areas, and the display area of display characters is determined only by specifying a channel number until the division control table is changed by the next program command. This is achieved through a method.

次に本発明をその良好な一実施例について図面を参照し
ながら詳細に説明する。
Next, a preferred embodiment of the present invention will be explained in detail with reference to the drawings.

第1図は本発明の一実施例を示すブロックダイヤグラム
である。
FIG. 1 is a block diagram showing one embodiment of the present invention.

図に於て、参照番号101はマイクロ制御回路を示して
おり、該マイクロ制御回路101は処理装置(図示せず
)からの入力情報を解析しラインレジスタ104、キャ
ラクタレジスタ105、再生バッファメモリ106に対
する動作指令を命令レジスタ103にセットしたり、記
憶装置102をアクセスし、制御情報の読出し書込みを
行なう。
In the figure, reference numeral 101 indicates a microcontrol circuit, which analyzes input information from a processing device (not shown) and inputs information to a line register 104, a character register 105, and a playback buffer memory 106. It sets operation commands in the command register 103, accesses the storage device 102, and reads and writes control information.

記憶装置102は本発明の要部である画面分割の為の各
区画を定義するチャネル番号、上限行番号、下限行番号
を格納する分割制御テーブルを有している。
The storage device 102 has a division control table that stores channel numbers, upper limit line numbers, and lower limit line numbers that define each section for screen division, which is the essential part of the present invention.

ラインレジスタ104は表示部114の行を指定するレ
ジスタであり、表示文字情報を格納する再生バッファメ
モリ106に表示文字情報を書込む時の行をアクセスす
る。
The line register 104 is a register that specifies a line on the display section 114, and accesses the line when writing display character information to the playback buffer memory 106 that stores display character information.

キャラクタレジスタ105は表示部114の列を指定す
るレジスタであり、再生バッファメモリ106に表示文
字情報を書込む時の列すなわち文字位置をアクセスする
The character register 105 is a register that specifies a column on the display section 114, and accesses the column, that is, the character position when writing display character information to the reproduction buffer memory 106.

再生バッファメモリ106は表示部114に表示する文
字情報を格納するものであり、N行×M文字/行の容量
を持つ。
The playback buffer memory 106 stores character information to be displayed on the display section 114, and has a capacity of N lines x M characters/line.

キャラクタジェネレータ109は再生バッファメモリ1
06の情報を我々が日常使用している文字表現の形に変
換するものである。
Character generator 109 is playback buffer memory 1
06 information into the form of character expression that we use on a daily basis.

並直列変換回路110は実際に表示部114に文字を表
示するために必要なキャラクタジェネレータ109の並
列情報を直列のビットパターンに変換するものである。
The parallel/serial conversion circuit 110 converts parallel information from the character generator 109 necessary for actually displaying characters on the display section 114 into a serial bit pattern.

同期及びタイミング発生回路112は表示部114への
同期信号、すなわち垂直及び水平同期信号を発生し、あ
るいは文字表示装置内で必要なタイミングを発生するも
のである。
The synchronization and timing generation circuit 112 generates synchronization signals to the display section 114, that is, vertical and horizontal synchronization signals, or generates necessary timing within the character display device.

ラインカウンタ107及びキャラクタカウンタ108は
再生バッファメモリ106に内容を書込む場合を除いて
、それぞれ再生バッファメモリ106の行アドレスOか
らN−1まで、各行の0列からM−1まで順次アクセス
するものであり、これによって再生バッファメモリ10
6の内容を表示部114に表示する作用をする。
The line counter 107 and the character counter 108 sequentially access the playback buffer memory 106 from row address O to N-1 and from column 0 to M-1 of each row, except when writing the contents to the playback buffer memory 106. Therefore, the playback buffer memory 10
6 on the display section 114.

今ソフトウェアから分割情報転送指令、分割する各区画
に対応したチャネル番号、各区画の上限行番号、下限行
番号情報を含んだ命令が出されるとマイクロ制御回路1
01は記憶装置102の分割制御テーブルに上記情報を
格納する。
Now, when the software issues a division information transfer command, a channel number corresponding to each division to be divided, an upper limit line number of each division, and a command including lower limit line number information, the microcontroller 1
01 stores the above information in the division control table of the storage device 102.

N区画に分割する場合の分割制御テーブルの内容を第2
図に示す。
The contents of the partition control table when partitioning into N partitions are
As shown in the figure.

説明を簡単にするために、表示部114は8行×8文字
/行の情報を表示するものとし、それをチャネル1、チ
ャネル2に分割し、チャネル1は0行から3行まで、チ
ャネル2は4行から7行までと定義することにする。
To simplify the explanation, it is assumed that the display section 114 displays information of 8 lines x 8 characters/line, and it is divided into channel 1 and channel 2. is defined as 4 to 7 lines.

この場合の記憶装置102の分割制御テーブルはソフト
ウェアの分割情報転送命令により第3図のように書込ま
れる。
In this case, the division control table in the storage device 102 is written as shown in FIG. 3 by a software division information transfer command.

次にソフトウェアからチャネル1に対応する区画にメツ
セージを表示せよという命令、データ数、データがくる
と、マイクロ制御回路101はチャネル1の上限行番号
Oと下限行番号3を読出し、上限行番号0をラインレジ
スタ104にセットすると同時にキャラクタレジスタ1
05をOに初期設定する。
Next, when the command to display a message in the section corresponding to channel 1, the number of data, and the data comes from the software, the microcontroller 101 reads the upper limit line number O and lower limit line number 3 of channel 1, and the upper limit line number 0. is set in line register 104, and at the same time character register 1 is set.
Initialize 05 to O.

マイクロ制御回路101は、また、再生バッファメモリ
106のラインレジスタ104とキャラクタレジスタ1
05でアドレスされる位置にメツセージを格納する。
The micro control circuit 101 also controls the line register 104 and character register 1 of the playback buffer memory 106.
Store the message in the location addressed by 05.

マイクロ制御回路101は1文字分再生バッファ106
に書込む毎にキャラクタレジスタ105の内容を更新す
ると同時に、ソフトウェアから与えられたデータ数を1
づつ減算しOになったかをチェックし、0になった時点
で再生バッファメモリ106へのデータ書込みを終了す
る。
The micro control circuit 101 has a playback buffer 106 for one character.
The contents of the character register 105 are updated each time data is written to the character register 105, and the number of data given by the software is
It is checked whether the value becomes 0 by subtracting it one by one, and when it becomes 0, data writing to the playback buffer memory 106 is finished.

このカウントがOになるまで次の動作を行なう。The next operation is performed until this count reaches O.

再生バッファ106の0行がデータで一杯になると、マ
イクロ制御回路101はキャラクタレジスタ105を0
にリセットし、ラインレジスタ104の内容を更新して
1にする。
When the 0th row of the playback buffer 106 is filled with data, the microcontroller 101 sets the character register 105 to 0.
and updates the contents of the line register 104 to 1.

この様にしてマイクロ制御回路101はラインレジスタ
104がチャネル1の下限行番号3に等しくなるまで1
ずつ更新し、再生バッファメモリ106のライン3まで
メツセージを書込んでゆく。
In this way, the microcontroller 101 continues to register 1 until the line register 104 becomes equal to the lower limit row number 3 of channel 1.
The messages are updated one by one and the messages are written up to line 3 of the playback buffer memory 106.

次にチャネル2に対応する区画にメツセージを表示せよ
という命令がくると、チャネル1に対して説明した順序
で再生へソファメモリ106のライン4からソフトウェ
アにより与えられたデータ数がOになるまでメツセージ
を書込みこれを表示部114に表示する。
Next, when a command to display a message in the section corresponding to channel 2 is received, the message is played in the order described for channel 1 from line 4 of the sofa memory 106 until the number of data given by the software reaches O. is written and displayed on the display section 114.

以上の説明は解りやすくするために表示部114を2分
割した場合について記したが、これによりN分割した場
合についても容易に理解できるであろう。
Although the above explanation has been given for the case where the display section 114 is divided into two parts to make it easier to understand, the case where the display section 114 is divided into N parts will also be easily understood.

本発明は以上説明したように文字表示装置に画面分割の
ためのチャネル番号、上限行番号、下限行番号を格納す
る分割制御テーブルをもつことにより、画面分割制御が
簡単にでき、ソフトウェアによるプログラムを非常に軽
減させる効果がある。
As explained above, the present invention provides a character display device with a division control table that stores the channel number, upper limit line number, and lower limit line number for screen division, so that screen division control can be easily performed and software programs can be executed. It has a very reducing effect.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明に係る文字表示方式の一実施例を説明す
る為のブロック図、第2図は第1図に示した記憶装置内
に確保した分割制御テーブルを示す図、第3図は表示部
を2分割した場合の分割制御テーブルの一例を示す図、
第4図は実際に分割された場合の表示部を示す図である
。 101・・・・・・マイクロ制御回路、102・・・・
・・記憶装置、103・・・・・・命令レジスタ、10
4・・・・・・ラインレジスタ、105・・・・・・キ
ャラクタレジスタ、106・・・・・・再生バッファメ
モリ、107・・・・・・ラインカウンタ、108・・
・・・・キャラクタカウンタ、109・・・・・・キャ
ラクタジェネレータ、110・・・・・・並直列変換回
路、111・・・・・・ビデオ増幅器、112・・・・
・・同期及びタイミング発生回路、113・・・・・・
偏向増幅器、114・・・・・・表示部。
FIG. 1 is a block diagram for explaining one embodiment of the character display method according to the present invention, FIG. 2 is a diagram showing a division control table secured in the storage device shown in FIG. 1, and FIG. A diagram showing an example of a division control table when the display section is divided into two parts,
FIG. 4 is a diagram showing the display section when actually divided. 101...Micro control circuit, 102...
...Storage device, 103...Instruction register, 10
4... Line register, 105... Character register, 106... Playback buffer memory, 107... Line counter, 108...
...Character counter, 109...Character generator, 110...Parallel-serial conversion circuit, 111...Video amplifier, 112...
...Synchronization and timing generation circuit, 113...
Deflection amplifier, 114...display section.

Claims (1)

【特許請求の範囲】[Claims] 1 文字表示装置内に表示部の領域を定義するチャネル
番号、上限行番号及び下限行番号を格納する分割制御テ
ーブルを設定し、該分割制御テーブルの内容をプログラ
ム命令に従って変更することにより表示区画の数及び領
域の範囲を変更し、以降次のプログラム命令による該分
割制御チーフルの変更まではチャネル番号の指定のみに
より表示文字の表示領域を決定することを特徴とした文
字表示方式。
1. Setting a division control table that stores the channel number, upper limit line number, and lower limit line number that define the area of the display section in the character display device, and changing the contents of the division control table according to the program instructions to change the display area. A character display method characterized in that the display area of a display character is determined only by specifying a channel number until the number and range of the area are changed and the division control square is changed by the next program command.
JP50078194A 1975-06-24 1975-06-24 Mojihiyoujihoushiki Expired JPS5843774B2 (en)

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JPS522336A JPS522336A (en) 1977-01-10
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JPH0616230B2 (en) * 1982-03-26 1994-03-02 富士通株式会社 Multi-screen display method

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JPS522336A (en) 1977-01-10

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