JPS5838976B2 - プリセツトカイロ - Google Patents
プリセツトカイロInfo
- Publication number
- JPS5838976B2 JPS5838976B2 JP50107245A JP10724575A JPS5838976B2 JP S5838976 B2 JPS5838976 B2 JP S5838976B2 JP 50107245 A JP50107245 A JP 50107245A JP 10724575 A JP10724575 A JP 10724575A JP S5838976 B2 JPS5838976 B2 JP S5838976B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- digit
- circuit
- preset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、マルチプレクス出力のカウンタＥに集積回路
を用いたプリセット回路において、カウンタＥの２進化
１０進コードを出力するＢＣＤ出力端子“°１°ｌ 、
ＩＩ ：２ ＩＩ 、 １１４１＋、“８“と、プリ
セット用スイッチＳ。
を用いたプリセット回路において、カウンタＥの２進化
１０進コードを出力するＢＣＤ出力端子“°１°ｌ 、
ＩＩ ：２ ＩＩ 、 １１４１＋、“８“と、プリ
セット用スイッチＳ。
、Ｓｌ、Ｓ２の端子との間を２進化１０進コード出力に
対して各桁並列になるべく各端子の回り込み防止用ダイ
オードｄ１乃至ｄ１□を介して接続し、夫々の桁のプリ
セット用スイッチＳ。
対して各桁並列になるべく各端子の回り込み防止用ダイ
オードｄ１乃至ｄ１□を介して接続し、夫々の桁のプリ
セット用スイッチＳ。
、Ｓｌ、Ｓ２の共通端子Ｃ６，Ｃ１，Ｃ２の出力と、カ
ウンタＥの桁セレクト出力とのアンド出力により保持機
能を有するスイッチング素子５ＣＲｏ、５ＣＲ１，５Ｃ
Ｒ２をオンさせるようにして各桁を構成するとともに、
各桁のスイッチング素子５ＣＲｏ、５ＣＲ１，５ＣＲ２
のカソード側を共通として該カソードをカウンタ入力パ
ルスに同期してオン・オフするトランジスタＴｒを経て
接地し、各スイッチング素子５ＣＲｏ、５ＣＲ１゜５Ｃ
Ｒ２の出力を夫々インバータ■。
ウンタＥの桁セレクト出力とのアンド出力により保持機
能を有するスイッチング素子５ＣＲｏ、５ＣＲ１，５Ｃ
Ｒ２をオンさせるようにして各桁を構成するとともに、
各桁のスイッチング素子５ＣＲｏ、５ＣＲ１，５ＣＲ２
のカソード側を共通として該カソードをカウンタ入力パ
ルスに同期してオン・オフするトランジスタＴｒを経て
接地し、各スイッチング素子５ＣＲｏ、５ＣＲ１゜５Ｃ
Ｒ２の出力を夫々インバータ■。
、 Ｉ、 、 Ｉ２を介してアンドゲートしてそのアン
ド出力により出力リレー等からなる出力回路Ｂを駆動さ
せるようにして成ることを特徴とするプリセット回路に
係り、その目的とするところは、各桁の状態を時分割の
桁セレクトパルスに同期させて２進化１０進コード出力
に表わすところの、いわゆるマルチプレクスＢＣＤ出力
の集積回路を使用したカウンタに附加し得るプリセット
回路を提供するにある。
ド出力により出力リレー等からなる出力回路Ｂを駆動さ
せるようにして成ることを特徴とするプリセット回路に
係り、その目的とするところは、各桁の状態を時分割の
桁セレクトパルスに同期させて２進化１０進コード出力
に表わすところの、いわゆるマルチプレクスＢＣＤ出力
の集積回路を使用したカウンタに附加し得るプリセット
回路を提供するにある。
従来プリセット機能を持つカウンタでは、第１図の如く
、各桁毎に２進化１０進コード出力のカウンタ用集積回
路１０Ｃ１，１０Ｃ２，１０Ｃ３゜１０Ｃ４を用いてカ
ウンタパルス入力数に応じて各桁独立して前記出力が出
るようにし、各桁の設定スイッチＳ１．Ｓ２．Ｓ３．Ｓ
４によりプリセットした数値を全てカウントしたときに
アンド回路Ａを通し出力回路Ｂが出力を出すようにしで
ある。
、各桁毎に２進化１０進コード出力のカウンタ用集積回
路１０Ｃ１，１０Ｃ２，１０Ｃ３゜１０Ｃ４を用いてカ
ウンタパルス入力数に応じて各桁独立して前記出力が出
るようにし、各桁の設定スイッチＳ１．Ｓ２．Ｓ３．Ｓ
４によりプリセットした数値を全てカウントしたときに
アンド回路Ａを通し出力回路Ｂが出力を出すようにしで
ある。
Ｃは発光ダイオードのような発光体よりなる７セグメン
トの数値表示素子であり、デコーダドライバーＤ１．Ｄ
２．Ｄ３．Ｄ４で変換してカウント数値を表示するよう
にしである。
トの数値表示素子であり、デコーダドライバーＤ１．Ｄ
２．Ｄ３．Ｄ４で変換してカウント数値を表示するよう
にしである。
同図カウンタにおいては集積回路１０Ｃ１，１０Ｃ２，
１０Ｃ３゜１０Ｃ４が独立しているために部品数が多く
、又２進化１０進コード出力“１“、“２“、４゛。
１０Ｃ３゜１０Ｃ４が独立しているために部品数が多く
、又２進化１０進コード出力“１“、“２“、４゛。
“°８°が夫々４桁分必要であるために１チツプに集積
回路化した場合に接続脚の本数が増加する欠点がある。
回路化した場合に接続脚の本数が増加する欠点がある。
第２図はダイナミック点灯方式のカウンタを示し、カウ
ント入力を前記するマルチプレクスＢＣＤ出力のカウン
タ用集積回路Ｅにより計数し、時分割の桁セレクトパル
ス出力と、２進化１０進コード（ＢＣＤ）出力とで表わ
されるその計数状態をデコーダ／ドライバーＤ、Ｄ’に
より表示素子Ｃをダイナミック点灯して表示するように
したものである。
ント入力を前記するマルチプレクスＢＣＤ出力のカウン
タ用集積回路Ｅにより計数し、時分割の桁セレクトパル
ス出力と、２進化１０進コード（ＢＣＤ）出力とで表わ
されるその計数状態をデコーダ／ドライバーＤ、Ｄ’に
より表示素子Ｃをダイナミック点灯して表示するように
したものである。
このカウンタにおいては２進化１０進コード出力が“１
“、“°２°、“ｌ ４１＋、“８“の４桁で、桁セレ
クト１出力が４パルスであるから、第１図のカウンタに
比較して接続脚は大幅に削減されるのであるが、このカ
ウンタにおいてはカウント表示機能のみでプリセット手
段を設けることが困難である。
“、“°２°、“ｌ ４１＋、“８“の４桁で、桁セレ
クト１出力が４パルスであるから、第１図のカウンタに
比較して接続脚は大幅に削減されるのであるが、このカ
ウンタにおいてはカウント表示機能のみでプリセット手
段を設けることが困難である。
本発明は上述の点に鑑みて提供せるものである。
以下実施例して掲げた第３図を参照して本発明プリセッ
ト回路を説明すると、マルチプレクスＢＣＤ出力のカウ
ンタ集積回路Ｅより得られる２進化１０進コード出力（
ＢＣＤ出力）と時分割の桁セレクト出力を用い、２進化
１０進コード出力端子“１“、“Ｉ ２１＋、“′４′
、°゛８“′とプリセット用スイッチＳ。
ト回路を説明すると、マルチプレクスＢＣＤ出力のカウ
ンタ集積回路Ｅより得られる２進化１０進コード出力（
ＢＣＤ出力）と時分割の桁セレクト出力を用い、２進化
１０進コード出力端子“１“、“Ｉ ２１＋、“′４′
、°゛８“′とプリセット用スイッチＳ。
、Ｓｌ、Ｓ２の出力端子パ１“。′“２“、“°４“ｌ
、 Ｉ＋ ８“間を各出力が対応するようにして、各
端子間を回り込み防止用のダイオードｄ１乃至ｄ１２を
介して接続する。
、 Ｉ＋ ８“間を各出力が対応するようにして、各
端子間を回り込み防止用のダイオードｄ１乃至ｄ１２を
介して接続する。
各桁のプリセット用スイッチＳ。
ｔ８１．Ｓ２の共通端子Ｃ８゜Ｃ１，Ｃ２の出力と前記
桁セレクト出力１０°。
桁セレクト出力１０°。
１０’、１０２，１０３とでアンド回路（本図ではワイ
ヤードアンド回路）を構成し、その出力を各桁に設けた
スイッチング素子Ｓ ＣＲ□ ｔ Ｓ ＣＲ１ｔＳＣＲ
２に接続して、各桁に対応して駆動できるようにする。
ヤードアンド回路）を構成し、その出力を各桁に設けた
スイッチング素子Ｓ ＣＲ□ ｔ Ｓ ＣＲ１ｔＳＣＲ
２に接続して、各桁に対応して駆動できるようにする。
各スイッチング素子Ｓ ＣＲｏ ＞５ＣＲ１，５ＣＲ２
はカソードを共通接続して該カソードをトランジスタＴ
ｒを介して接地する。
はカソードを共通接続して該カソードをトランジスタＴ
ｒを介して接地する。
また電源正端子と夫々のスイッチング素子５ＣＲｏ。
５ＣＲ１フ５ＣＲ２の一アノードとの間には抵抗Ｒ１゜
Ｒ２，Ｒ３が直列挿入せられてあり、各スイッチング素
子５ＣＲｏ、５ＣＲ１，５ＣＲ２のアノードはインバー
タＩ。
Ｒ２，Ｒ３が直列挿入せられてあり、各スイッチング素
子５ＣＲｏ、５ＣＲ１，５ＣＲ２のアノードはインバー
タＩ。
、■１．Ｉ２を介してＡＮＤ回路Ａの入力に接続してあ
り、各スイッチング素子５ＣＲｏ、５ＣＲ１，５ＣＲ２
の出力をアンドゲートするようになっており、ＡＮＤ回
路Ａのゲート出力により出力リレー等の出力回路Ｂの制
御できるようにする。
り、各スイッチング素子５ＣＲｏ、５ＣＲ１，５ＣＲ２
の出力をアンドゲートするようになっており、ＡＮＤ回
路Ａのゲート出力により出力リレー等の出力回路Ｂの制
御できるようにする。
前記トランジスタＴｒはカウンタ入力パルスによりオン
・オフ動作するものである。
・オフ動作するものである。
次で本発明の動作を述べる。
桁セレクト出力の最小桁１０°を例えば３に設定したと
する。
する。
このときプリセット用スイッチＳ。
の出力端子゛１１“と１１２１“とが閉じられたことと
なる。
なる。
マルチプレクスＢＣＤ出力のカウンタＥの２進化１０進
コード出力のうち°“１“′と“２“°が共に“Ｈ“°
レベルになり且つ桁セレクト出力が゛ＨＩ＋レベルであ
るとき、即ち真にその桁が設定値と一致した場合、アン
ドをとった（イ）点のレベルは１°Ｈ“どなる。
コード出力のうち°“１“′と“２“°が共に“Ｈ“°
レベルになり且つ桁セレクト出力が゛ＨＩ＋レベルであ
るとき、即ち真にその桁が設定値と一致した場合、アン
ドをとった（イ）点のレベルは１°Ｈ“どなる。
逆に２進化１０進コード出力の１，２、がＨ“レベルに
あっても、その表示と桁とが一致していない場合には°
°Ｌルベルに保たれる。
あっても、その表示と桁とが一致していない場合には°
°Ｌルベルに保たれる。
そして（１′）点が“Ｈ＋＋レベル即ち桁と設定値とが
一致した場合、スイッチング素子５ＣＲｏはオンし得る
状態となるが、それより上位の桁の全てが設定値に達し
ていないとき、即ち他のスイッチング素子ＳＣＲ，。
一致した場合、スイッチング素子５ＣＲｏはオンし得る
状態となるが、それより上位の桁の全てが設定値に達し
ていないとき、即ち他のスイッチング素子ＳＣＲ，。
５ＣＲ２のいずれかがオフ状態にあるときはＡＮＤ回路
Ａの出力は“Ｌ“レベルとなって出力回路Ｂは駆動しな
い。
Ａの出力は“Ｌ“レベルとなって出力回路Ｂは駆動しな
い。
ここで各桁が設定値とした場合、各桁のスイッチング素
子５ＣＲｏ、５ＣＲ１゜５ＣＲ２がオン状態に保持され
るが、各スイッチング素子５ＣＲｏ、５ＣＲ１，５ＣＲ
２のカソードが共通接続され、カウンタ入力パルスに同
期してオン・オフするトランジスタＴｒを介して接地さ
れているので、カウンタ入力パルスの印加時以外ではス
イッチング素子５ＣＲｏ、５ＣＲ１，５ＣＲ２は電源遮
断され、従ってこのと、き全てのスイッチング素子５Ｃ
Ｒｏ、５ＣＲ１，５ＣＲ２はオフ状態にリセットされる
。
子５ＣＲｏ、５ＣＲ１゜５ＣＲ２がオン状態に保持され
るが、各スイッチング素子５ＣＲｏ、５ＣＲ１，５ＣＲ
２のカソードが共通接続され、カウンタ入力パルスに同
期してオン・オフするトランジスタＴｒを介して接地さ
れているので、カウンタ入力パルスの印加時以外ではス
イッチング素子５ＣＲｏ、５ＣＲ１，５ＣＲ２は電源遮
断され、従ってこのと、き全てのスイッチング素子５Ｃ
Ｒｏ、５ＣＲ１，５ＣＲ２はオフ状態にリセットされる
。
全ての桁がゴ致し、スイッチング素子５ＣＲｏ、５ＣＲ
１，５ＣＲ２が全てオンしたとき、インバータ■。
１，５ＣＲ２が全てオンしたとき、インバータ■。
、■１．■２の出力、即ちＡＮＤ回路Ａの入力は全てＨ
レベルとなり、ＡＮＤ回路Ａの出力もｌ ＨＩｔレベル
となる。
レベルとなり、ＡＮＤ回路Ａの出力もｌ ＨＩｔレベル
となる。
このＡＮＤ回路Ａの出力がＨ“レベルとなったとき出力
リレー等を有する出力回路Ｂを動作させ、カウントアツ
プの信号を機器外に出力する。
リレー等を有する出力回路Ｂを動作させ、カウントアツ
プの信号を機器外に出力する。
尚カウント入力パルスは桁セレクトパルスの１周期より
も入力パルス幅が充分大きくなるように設定しである。
も入力パルス幅が充分大きくなるように設定しである。
本発明は、上述の如く構成して、マルチプレク出力のカ
ウンタを用いたからカウンタに確実なプリセット機能を
持たせることができ、しかも接続脚の少ないダイナミッ
ク点灯方式のカウンタと組合わせることができるもので
あって、保持機能を有するスイッチング素子を用いたの
で、回路構成が簡略で且つ安価に製作でき、しかもスイ
ッチング素子のカソードをカウンタ入力パルスに同期し
てオンオフするトランジスタを介して接続しであるから
、カウンタ入力パルスに同期してスイッチング素子をリ
セットし、カウンタ入力パルスが無い状態ではスイッチ
ング素子の電源がカットすることができるから、動作が
確実であるとともに、ノイズに対して強いという効果を
奏するものである。
ウンタを用いたからカウンタに確実なプリセット機能を
持たせることができ、しかも接続脚の少ないダイナミッ
ク点灯方式のカウンタと組合わせることができるもので
あって、保持機能を有するスイッチング素子を用いたの
で、回路構成が簡略で且つ安価に製作でき、しかもスイ
ッチング素子のカソードをカウンタ入力パルスに同期し
てオンオフするトランジスタを介して接続しであるから
、カウンタ入力パルスに同期してスイッチング素子をリ
セットし、カウンタ入力パルスが無い状態ではスイッチ
ング素子の電源がカットすることができるから、動作が
確実であるとともに、ノイズに対して強いという効果を
奏するものである。
第１図は従来のプリセット付カウンタを示すブロック回
路図、第２図は従来のダイナミック点灯方式のカウンタ
を示すブロック回路図、第３図は本発明プリセット回路
の実施例を示す回路図であり、ＥはマルチプレクスＢＣ
Ｄ出力のカウンタ、“１°°、“２ ＩＩ 、 ＩＩ
４°°、“８゛°はＢＣＤ出力端子、Ｓｏ、Ｓｌ、Ｓ２
はプリセット用スイッチ、ｄｌ乃至ｄｌ４は回り込み防
止用ダイオード、ｃｏ。 Ｃ１，Ｃ２は共通端子、５ＣＲｏ、５ＣＲ１，５ＣＲ２
はスイッチング素子、Ｔｒはトランジスタ、Ｂは出力回
路である。
路図、第２図は従来のダイナミック点灯方式のカウンタ
を示すブロック回路図、第３図は本発明プリセット回路
の実施例を示す回路図であり、ＥはマルチプレクスＢＣ
Ｄ出力のカウンタ、“１°°、“２ ＩＩ 、 ＩＩ
４°°、“８゛°はＢＣＤ出力端子、Ｓｏ、Ｓｌ、Ｓ２
はプリセット用スイッチ、ｄｌ乃至ｄｌ４は回り込み防
止用ダイオード、ｃｏ。 Ｃ１，Ｃ２は共通端子、５ＣＲｏ、５ＣＲ１，５ＣＲ２
はスイッチング素子、Ｔｒはトランジスタ、Ｂは出力回
路である。
Claims (1)
- １ マルチプレクス出力のカウンタに集積回路を用いた
プリセット回路において、カウンタの２進化１０進コー
ドを出力するＢＣＤ出力端子と、プリセット用スイッチ
の端子との間を２進化１０進コード出力に対して各桁並
列になるべく各端子の回り込み防止用ダイオードを介し
て接続し、夫々の桁のプリセット用スイッチの共通端子
の出力と、カウンタの桁セレクト出力とのアンド出力に
より保持機能を有するスイッチング素子をオンするよう
にして各桁を構成するとともに、各桁のスイッチング素
子のカソード側を共通として該カソードをカウンタ入力
パルスに同期してオン・オフするトランジスタを経て接
地し、各スイッチング素子の出力を夫々インバータを介
してアンドゲートしてそのアンド出力により出力リレー
等からなる出力回路を駆動させるようにして成ることを
特徴とするプリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50107245A JPS5838976B2 (ja) | 1975-09-03 | 1975-09-03 | プリセツトカイロ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50107245A JPS5838976B2 (ja) | 1975-09-03 | 1975-09-03 | プリセツトカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5230374A JPS5230374A (en) | 1977-03-08 |
| JPS5838976B2 true JPS5838976B2 (ja) | 1983-08-26 |
Family
ID=14454145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50107245A Expired JPS5838976B2 (ja) | 1975-09-03 | 1975-09-03 | プリセツトカイロ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5838976B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5618026Y2 (ja) * | 1976-04-30 | 1981-04-27 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502858A (ja) * | 1973-05-09 | 1975-01-13 | ||
| JPS5032873A (ja) * | 1973-07-24 | 1975-03-29 |
-
1975
- 1975-09-03 JP JP50107245A patent/JPS5838976B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS502858A (ja) * | 1973-05-09 | 1975-01-13 | ||
| JPS5032873A (ja) * | 1973-07-24 | 1975-03-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5230374A (en) | 1977-03-08 |
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