JPS5837745B2 - エラ−訂正装置の検査方式 - Google Patents
エラ−訂正装置の検査方式Info
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- JPS5837745B2 JPS5837745B2 JP14694979A JP14694979A JPS5837745B2 JP S5837745 B2 JPS5837745 B2 JP S5837745B2 JP 14694979 A JP14694979 A JP 14694979A JP 14694979 A JP14694979 A JP 14694979A JP S5837745 B2 JPS5837745 B2 JP S5837745B2
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- Japan
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- error
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- error correction
- circuit
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、エラー訂正装置の検査方式に関し、特に送信
側と受信側との間のデータの授受によりエラー訂正コー
ド付加機能とエラー訂正機能の正常性をテストする方式
に関するものである。
側と受信側との間のデータの授受によりエラー訂正コー
ド付加機能とエラー訂正機能の正常性をテストする方式
に関するものである。
データ伝送系でのエラーは、送受信機自体、送受信機の
運用操作、あるいはデータ伝送回線で発生し、エラー発
生率はこれらの相加されたものとなる。
運用操作、あるいはデータ伝送回線で発生し、エラー発
生率はこれらの相加されたものとなる。
エラーを訂正する方法としては、伝送するデータに冗長
ビットを付加する方式と伝送方法に冗長性をもたせる方
式に大別される。
ビットを付加する方式と伝送方法に冗長性をもたせる方
式に大別される。
前者は、送信側でチェック・ビットを付加して送信し、
受信側で付加ビットをチェックして自己訂正するもので
あり、後者はデータまたはチェック符号を反送して送信
側でエラーをチェックし訂正する場合と、受信側でエラ
ー・チェックし、送信側より反復伝送することにより訂
正する場合がある。
受信側で付加ビットをチェックして自己訂正するもので
あり、後者はデータまたはチェック符号を反送して送信
側でエラーをチェックし訂正する場合と、受信側でエラ
ー・チェックし、送信側より反復伝送することにより訂
正する場合がある。
エラー訂正符号ＥＣＣとして一般に用いられる符号は、
サイクリック符号ＣＲＣとハミング符号である。
サイクリック符号ＣＲＣとハミング符号である。
サイクリック符号は、入力データＰ（例えば、１＋Ｘ２
＋Ｘ４＋Ｘ７）をあらかじめ定められた発生多項弐Ｇ（
例えばｉ ＋ Ｘ２ ＋Ｘ’ ＋Ｘ’ ）で割算し、そ
の余りをチェック・ビットとして入力データＰに付加し
て送信する。
＋Ｘ４＋Ｘ７）をあらかじめ定められた発生多項弐Ｇ（
例えばｉ ＋ Ｘ２ ＋Ｘ’ ＋Ｘ’ ）で割算し、そ
の余りをチェック・ビットとして入力データＰに付加し
て送信する。
受信側では、送られてきた符号を送信側と同じＧで割算
し、割切れたとき正常、割切れないときエラーと判断す
る。
し、割切れたとき正常、割切れないときエラーと判断す
る。
なお、割リ算には、モジュロ２の演算が用いられる。
また、ハミング符号の場合、長さｎの符号の任意の１ビ
ットのエラーを訂正するために、全くエラーのない場合
を含めて（ｎ＋１）個の区別が必要であり、一方、ｋビ
ットのＥＣＣによっては、２ｋ通りの区別が可能である
。
ットのエラーを訂正するために、全くエラーのない場合
を含めて（ｎ＋１）個の区別が必要であり、一方、ｋビ
ットのＥＣＣによっては、２ｋ通りの区別が可能である
。
したがって、長さｎの符号とＥＣＯ符号数ｋとの間には
、２ｋ乏ｎ＋１、すなわち２ｋ−ｋ≧ｍ＋１が成立する
（ ｎ −ｋ ＝ｍ）。
、２ｋ乏ｎ＋１、すなわち２ｋ−ｋ≧ｍ＋１が成立する
（ ｎ −ｋ ＝ｍ）。
例えば、ＥＣＯが３ビットの場合には、ｍく４となり４
ビット以下の情報符号に対してエラー訂正が可能となる
。
ビット以下の情報符号に対してエラー訂正が可能となる
。
１ピット・エラー訂正符号は、符号長ｎの任意の１ビッ
トのエラーが識別できるシンドロームが得られるように
構成すればよい。
トのエラーが識別できるシンドロームが得られるように
構成すればよい。
送信側には、エラー訂正用パリティ発生マトリクスにし
たがって構成されたＥＣＯ発生回路が設けられ、受信側
にはＥＯＣを検出しシンドロームを発生する回路と、エ
ラー訂正用パリテイ発生マトリクスにしたがってエラー
位置を解読する回路と、それぞれの情報符号とそれに対
応するシンドローム解読回路出力との排他的論理和を出
力するエラー訂正回路が設けられる。
たがって構成されたＥＣＯ発生回路が設けられ、受信側
にはＥＯＣを検出しシンドロームを発生する回路と、エ
ラー訂正用パリテイ発生マトリクスにしたがってエラー
位置を解読する回路と、それぞれの情報符号とそれに対
応するシンドローム解読回路出力との排他的論理和を出
力するエラー訂正回路が設けられる。
従来、送信側のエラー訂正コード発生回路と受信側のエ
ラー検出、訂正回路の正常性をテストする場合、（１）
送信側と受信側との間で、テストのために約束されたデ
ータ・コードを授受して、これを正しく訂正できたか否
かでテストする方法があるが、特に回路の誤動作のテス
トが簡単ではない。
ラー検出、訂正回路の正常性をテストする場合、（１）
送信側と受信側との間で、テストのために約束されたデ
ータ・コードを授受して、これを正しく訂正できたか否
かでテストする方法があるが、特に回路の誤動作のテス
トが簡単ではない。
また、（２）エラー検出訂正可能なビット数を増加して
訂正回路をテストする方法があるが、付加される訂正コ
ードのビット数が多くなるので、特別の回路を用意しな
ければならない。
訂正回路をテストする方法があるが、付加される訂正コ
ードのビット数が多くなるので、特別の回路を用意しな
ければならない。
さらに、（３）通常の使用状態とは異なる保守状態でテ
ストする方法もあるが、この場合には通常の使用状態で
のテストが不可能となる。
ストする方法もあるが、この場合には通常の使用状態で
のテストが不可能となる。
本発明の目的は、これらの従来の方法の欠点を解消し、
エラー訂正コード発生機能とエラー検出および訂正機能
の正常性を、使用状態のまま、付加訂正コードのビット
数を増加することなく検査する方式を提供することにあ
る。
エラー訂正コード発生機能とエラー検出および訂正機能
の正常性を、使用状態のまま、付加訂正コードのビット
数を増加することなく検査する方式を提供することにあ
る。
本発明のエラー訂正装置の検査方式は、テスト指示を入
力することにより、エラー訂正コード付データ・コード
内のテスト・ビット位置を反転する手段を送信側に備え
、エラー・ビット位置を検出するとともに、訂正された
データがテスト指示データであることを検出し、エラー
・ビット位置とテスト指示内容とを比較する手段を受信
側に備えることを特徴としている。
力することにより、エラー訂正コード付データ・コード
内のテスト・ビット位置を反転する手段を送信側に備え
、エラー・ビット位置を検出するとともに、訂正された
データがテスト指示データであることを検出し、エラー
・ビット位置とテスト指示内容とを比較する手段を受信
側に備えることを特徴としている。
以下、本発明の実施例を、図面により説明する。
第１図ａは送信側の構戒、第１図ｂは受信側の構成をそ
れぞれ示す。
れぞれ示す。
通常の場合には、送信側で、データ・コードＤＡＴＡ
ＣＤがエラー訂正コード付加回路２に入力され、ここで
ＥＣＣビットが発生されて付加され、テスト・ビット反
転回路３をそのまま通過して伝送路に送出される。
ＣＤがエラー訂正コード付加回路２に入力され、ここで
ＥＣＣビットが発生されて付加され、テスト・ビット反
転回路３をそのまま通過して伝送路に送出される。
受信側では、コード受信回路４でエラー訂正コード付デ
ータ・コードを受入れ、エラー・ビット位置検出回路７
でエラー・ビットを検出し、この回路７からの情報によ
りエラー発生時にはエラー訂正回路５でエラー・ビット
を訂正し、テスト指・示データ・コード検出回路６を通
過して、正常なデータを受信する。
ータ・コードを受入れ、エラー・ビット位置検出回路７
でエラー・ビットを検出し、この回路７からの情報によ
りエラー発生時にはエラー訂正回路５でエラー・ビット
を訂正し、テスト指・示データ・コード検出回路６を通
過して、正常なデータを受信する。
次に、送信側のエラー訂正コード付加機能および受信側
のエラー検出、訂正機能をテストする場合には、テスト
指示ＴＳＴを与えることにより、テスト・ビット位置情
報ＴＳＴ Ｂ’Ｐを含むテスト指示データ・コードを
テスト指示デーク送出回路１からエラー訂正コード付加
回路２に入力する。
のエラー検出、訂正機能をテストする場合には、テスト
指示ＴＳＴを与えることにより、テスト・ビット位置情
報ＴＳＴ Ｂ’Ｐを含むテスト指示データ・コードを
テスト指示デーク送出回路１からエラー訂正コード付加
回路２に入力する。
一方、テスト・ビット位置情報ＴＳＴ ＢＰをテスト
゜ビット反転回路３に加えることにより、エラー訂正コ
ード付加回路２からの出力コードのテスト・ビット位置
のビットを反転させて伝送路に送信する。
゜ビット反転回路３に加えることにより、エラー訂正コ
ード付加回路２からの出力コードのテスト・ビット位置
のビットを反転させて伝送路に送信する。
この結果、伝送路に送出されたコードは、ある特定の位
置のビットにエラーがあり、しかもそのエラーを訂正し
たデータの情報はそれ自身がそのエラー・ビット位置の
テストを指示するものとなっている。
置のビットにエラーがあり、しかもそのエラーを訂正し
たデータの情報はそれ自身がそのエラー・ビット位置の
テストを指示するものとなっている。
受信側では、これを利用して、エラー訂正コード付加機
能とエラー検出、訂正機能の正常性をテストすることが
できる。
能とエラー検出、訂正機能の正常性をテストすることが
できる。
すなわち、受信側では、コード受信回路４でエラー訂正
コード付データ・コードを受信すると、エラー・ビット
位置検出回路７によりエラー・ビットの有無を検出し、
またその情報にもとづいてエラー訂正回路５により正し
いデータを復元し、テスト指示データ・コード検出回路
６に送出する。
コード付データ・コードを受信すると、エラー・ビット
位置検出回路７によりエラー・ビットの有無を検出し、
またその情報にもとづいてエラー訂正回路５により正し
いデータを復元し、テスト指示データ・コード検出回路
６に送出する。
テスト指示データ・コード検出回路６では、そのデータ
がテスト指示データであるか否かを検査し、もしデータ
がテスト指示データである場合にはエラー・ビット位置
検出回路７からのエラー・ビット位置情報とテスト指示
内容をビット位置情報比較回路８により比較し、その妥
当性を検査する。
がテスト指示データであるか否かを検査し、もしデータ
がテスト指示データである場合にはエラー・ビット位置
検出回路７からのエラー・ビット位置情報とテスト指示
内容をビット位置情報比較回路８により比較し、その妥
当性を検査する。
テスト指示の方法としては、例えばある周期でデータ・
コード列中にテスト指示ビットを挿入することもでき、
またデータ・コードのうちのいくつかのピットをテスト
指示コードとして割当て、データ・コード列中にデータ
とともに挿入することもできる。
コード列中にテスト指示ビットを挿入することもでき、
またデータ・コードのうちのいくつかのピットをテスト
指示コードとして割当て、データ・コード列中にデータ
とともに挿入することもできる。
なお、テスト・ビット位置は、付加されたエラー訂正コ
ードの部分でも可能である。
ードの部分でも可能である。
第２図は、第１図のエラー訂正機能のテスト方法の説明
図である。
図である。
第２図では、エラー訂正コードとしてハミング符号を用
いる。
いる。
データ・コードのＤ。
−Ｄ３として、第２図ａに示すように、ある周期でＤ。
一“１′′のときテスト指示データとし、Ｄ１〜Ｄ３の
３ビットでＤ。
３ビットでＤ。
−Ｃ２の７ビットのうちのテスト・ビット位置を指示す
るものとする。
るものとする。
いま、４ビットのコードに３ビットのＥＣＣを付加して
１ビットのエラー訂正を行う場合を示すと、先ず、第２
図ａに示すコードＤ。
１ビットのエラー訂正を行う場合を示すと、先ず、第２
図ａに示すコードＤ。
〜Ｄ３から次式にしたがって３ビットのＥＣＣここで■
は排他的論理和を表わし、Ｃｏ−Ｃ２はコードＤ。
は排他的論理和を表わし、Ｃｏ−Ｃ２はコードＤ。
−Ｄ３の偶数パリテイをとったものとなる。
したがって、第２図ａに示すデータ・コードに対して、
エラー訂正コード付加回路２は第２図ｂに示すように“
０ ０ １ ”のＦＣＣを付加する。
エラー訂正コード付加回路２は第２図ｂに示すように“
０ ０ １ ”のＦＣＣを付加する。
さらに、テスト指示データのＤ１〜Ｄ３の“００１”に
より１ビット目「Ｃ２」がテスト・ビット位置に指定さ
れているので、テスト・ビット反転回路３でＣ２のビッ
トを反転して、第２図Ｃに示すエラー訂正コード付デー
タ・コードを伝送路に送信する。
より１ビット目「Ｃ２」がテスト・ビット位置に指定さ
れているので、テスト・ビット反転回路３でＣ２のビッ
トを反転して、第２図Ｃに示すエラー訂正コード付デー
タ・コードを伝送路に送信する。
受信側で第２図ｄに示すコードを受信し、このエラー訂
正コード付データ・コードから次式にしたがい検査ビッ
ト（シンドローム）Ｓｏ，Ｓ１，Ｓ２を発生させる。
正コード付データ・コードから次式にしたがい検査ビッ
ト（シンドローム）Ｓｏ，Ｓ１，Ｓ２を発生させる。
第２図ｄに示すエラー訂正コード付データ・コードに対
し検査ビットを求めて、Ｓｏ，Ｓ，，Ｓ２が“’ ｏ
ｏ ｏ ”となれば受信したデータ・コードにエラーが
ないと判断できる。
し検査ビットを求めて、Ｓｏ，Ｓ，，Ｓ２が“’ ｏ
ｏ ｏ ”となれば受信したデータ・コードにエラーが
ないと判断できる。
しかし、実際には、第２図ｅに示すように、検査ビット
Ｓ。
Ｓ。
，Ｓ１，Ｓ２を“００１′′となったため、パリテイ発
生マトリクスを参照してエラー・ビット位置を検出する
。
生マトリクスを参照してエラー・ビット位置を検出する
。
第３図は、式（１） （２）をマトリクス形式で表した
パリテイ発生マトリクスの図である。
パリテイ発生マトリクスの図である。
受信側のエラー・ビット位置検出回路７は、第３図のＳ
。
。
，Ｓ１，Ｓ２＝“’ ０ ０ １ ”に該当するビット
位置がＣ２であることを検出する。
位置がＣ２であることを検出する。
エラー訂正回路５は、エラー・ビット位置検出回路７か
らエラー・ビットの有無とその位置情報を受取り、「Ｃ
２」のビットを訂正して第２図ｆに示す正しいデータを
復元する。
らエラー・ビットの有無とその位置情報を受取り、「Ｃ
２」のビットを訂正して第２図ｆに示す正しいデータを
復元する。
テスト指示データ・コード検出回路６は、第２図ｇに示
すデータ・コードからテスト指示データであることを検
出し、Ｄ１，Ｄ２，Ｄ３＝“００１”すなわちＣ２の情
報を比較回路８に入力する一方、エラー・ビット位置検
出回路７からエラー・ビット位置Ｃ２の情報を比較回路
８に入力する。
すデータ・コードからテスト指示データであることを検
出し、Ｄ１，Ｄ２，Ｄ３＝“００１”すなわちＣ２の情
報を比較回路８に入力する一方、エラー・ビット位置検
出回路７からエラー・ビット位置Ｃ２の情報を比較回路
８に入力する。
比較回路８は、両者を比較して一致出力を与え、このと
きエラー訂正コード付加機能とエラー検出、訂正機能が
正常に動作していることを示す。
きエラー訂正コード付加機能とエラー検出、訂正機能が
正常に動作していることを示す。
以上説明したように、この発明によるば、比較的簡単な
方法でエラー訂正装置の機能をテストすることができ、
しかも通常の使用状態のままでテストが可能であり、ま
た付加訂正コードのビット数を増加することなくテスト
できる。
方法でエラー訂正装置の機能をテストすることができ、
しかも通常の使用状態のままでテストが可能であり、ま
た付加訂正コードのビット数を増加することなくテスト
できる。
第１図は本発明の実施例を示す送信側、受信側の検査回
路の構成図、第２図は第１図のエラー訂正機能のテスト
方法の説明図、第３図は第２図におけるパリテイ発生マ
トリクスを示す図である。 １：テスト指示デーク送出回路、２：エラー・訂正コー
ド付加回路、３：テスト・ビット反転回路、４：コード
受信回路、５：エラー訂正回路、６：テスト指示データ
・コード検出回路、７：エラー・ビット位置検出回路、
８：ビット位置情報比較回路。
路の構成図、第２図は第１図のエラー訂正機能のテスト
方法の説明図、第３図は第２図におけるパリテイ発生マ
トリクスを示す図である。 １：テスト指示デーク送出回路、２：エラー・訂正コー
ド付加回路、３：テスト・ビット反転回路、４：コード
受信回路、５：エラー訂正回路、６：テスト指示データ
・コード検出回路、７：エラー・ビット位置検出回路、
８：ビット位置情報比較回路。
Claims (1)
- １ 送信側に、テスト指示を入力し、エラー訂正コード
付データ・コード内のテスト・ビット位置を反転する手
段を備え、受信側に、訂正されたデータがテスト指示デ
ータであることを検出し、指示されたテスト・ビット位
置と受信側で検出されたエラー・ビット位置とを比較す
る手段を備えることを特徴とするエラー訂正装置の検査
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14694979A JPS5837745B2 (ja) | 1979-11-13 | 1979-11-13 | エラ−訂正装置の検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14694979A JPS5837745B2 (ja) | 1979-11-13 | 1979-11-13 | エラ−訂正装置の検査方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5669945A JPS5669945A (en) | 1981-06-11 |
| JPS5837745B2 true JPS5837745B2 (ja) | 1983-08-18 |
Family
ID=15419210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14694979A Expired JPS5837745B2 (ja) | 1979-11-13 | 1979-11-13 | エラ−訂正装置の検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837745B2 (ja) |
-
1979
- 1979-11-13 JP JP14694979A patent/JPS5837745B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5669945A (en) | 1981-06-11 |
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