JPS5834983B2 - logic circuit - Google Patents
logic circuitInfo
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- JPS5834983B2 JPS5834983B2 JP52067180A JP6718077A JPS5834983B2 JP S5834983 B2 JPS5834983 B2 JP S5834983B2 JP 52067180 A JP52067180 A JP 52067180A JP 6718077 A JP6718077 A JP 6718077A JP S5834983 B2 JPS5834983 B2 JP S5834983B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
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Description
【発明の詳細な説明】
本発明は、複数のゲートを組合せて構成され、例えばデ
ィレィ・フリップ・フロップと呼ばれているような論理
回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a logic circuit that is constructed by combining a plurality of gates and is called, for example, a delay flip-flop.
一般に、ディレィ・フリップ・フロップとしては第１図
に見られるものが知られている。Generally, the delay flip-flop shown in FIG. 1 is known.
この回路では、クロック・パルスの到来前にフリップ・
フロップがどのような状態にあっても、入力りに論理゛
°１”が印加されていれば、クロックＣＬへのクロック
・パルスの立下り到来によって出力Ｑは論理″１”にな
る。In this circuit, the flip occurs before the arrival of the clock pulse.
No matter what state the flop is in, if a logic "1" is applied to the input, the falling arrival of a clock pulse to the clock CL causes the output Q to become a logic "1".
同様にクロック・パルスの到来時刻において人力りが論
理”０°′であれば出力Ｑも論理″Ｏ“となる。Similarly, if the manual force is logic "0°" at the arrival time of the clock pulse, the output Q will also be logic "O".
このようなディレィ・フリップ・フロップは、別の論理
が他の回路で同時に処理されているクロツク期間だけデ
ータを遅延させた後、所望の論理処理を更に行なう場合
に用いて有効である。Such delay flip-flops are useful for delaying data by a clock period when other logic is being processed simultaneously in other circuits, and then performing further processing on the desired logic.
また、データ伝送の後に、エコー信号を送出するのに用
いることもできる。It can also be used to send an echo signal after data transmission.
即ち、例えば成るレジスタが５ 別の回路へのデータ伝
送を終了し、確認信号を返送させる場合に、ディレィ・
フリップ・フロップで情報伝送を完結したあとに返送パ
ルスを発生する。That is, for example, when a register consisting of 5 completes data transmission to another circuit and sends back an acknowledgment signal, the delay
A return pulse is generated after the flip-flop completes information transmission.
さて、このようなディレィ・フリップ・フロラ１０
プは、図示の如＜Ｇ１．Ｇ２・・・・・・Ｇ６の６箇の
ノア・ゲートで構成されているが、その中１箇のノア・
ゲートは回路が常に正確に動作できるよう制御する役割
を果している。Now, this kind of delay flip flora 10
As shown in the figure, <G1. G2... Consists of 6 Noah Gates in G6, one of which is Noah Gate.
The gate plays the role of controlling the circuit so that it always operates accurately.
図示例ではノア・ゲートＧ１がそれである。In the illustrated example, this is the Noah gate G1.
即ち、この回路ではクロックＣＬ１５ に於けるクロ
ック・パルスがハイ・レベルからロウ・レベルに変ると
きにノア・ゲートＧ２．Ｇ３の出力でノア・ゲー） ０
５Ｍ Ｇ６で構成されるフリップ・フロップに書込みが
行なわれるものであるが、今、入力りがハイ・レベルで
あれば、ノア・デー２０トＧ４の出力（己ロウ・レベル
であり、またクロックｃＬもロウ・レベルであると、ノ
ア・ゲートＧ２．Ｇ３の出力は同時にハイ・レベルにな
ってしまうので、これを制御する為ノア・ゲートＧ４の
出力、即ち、入力りに於けるデータと反対のデータ２５
をノア・ゲートＧ１に入力するようにし、このノア
・ゲートＧ１の出力でノア・ゲートＧ２を制御し、前記
の問題を解消している。That is, in this circuit, when the clock pulse in clock CL15 changes from high level to low level, NOR gate G2. Noah game with the output of G3) 0
Writing is performed to a flip-flop composed of 5M G6, and if the input is currently at a high level, the output of the NOR data G4 (which is at a low level itself, and the clock cL If both are at low level, the outputs of NOR gates G2 and G3 will become high level at the same time, so to control this, the output of NOR gate G4, that is, the opposite data to the input data 25
is input to NOR gate G1, and NOR gate G2 is controlled by the output of NOR gate G1, thereby solving the above problem.
ところで、前記のようなディレィ・フリップ・フロップ
では、ノア・ゲートとしては６箇である３０ が、デ
バイスとしては２４箇であり、１ゲート当り４箇のトラ
ンジスタで構成されているので、若し１ゲートでも節約
できればその効果は太きい。By the way, in the delay flip-flop as described above, there are 6 NOR gates (30), but there are 24 as a device, and each gate is composed of 4 transistors, so if 1 If you can save money even at the gate, the effect will be significant.
本発明は、ノア・ゲートＧ２．Ｇ３の出力を制御する為
のノア・ゲートＧ１を不要にし、しかも回３５ 路は
正確に動作し得るようにするものであり、以下これを詳
細に記述する。The present invention is based on the Noah Gate G2. This eliminates the need for the NOR gate G1 for controlling the output of G3 and allows the circuit 35 to operate accurately, which will be described in detail below.
第２図は本発明一実施例の回路図であり、第１１０７
図に関して説明した部分と同部分を同記号で示しである
。FIG. 2 is a circuit diagram of one embodiment of the present invention, in which the same parts as those explained in connection with FIG. 1107 are indicated by the same symbols.
尚、０１１〜Ｇ１．はノア・ゲートである。第２図に見
られる回路を正確に動作させるには、点Ａ、Ｈに於ける
立上りに優先順位をつければ良い。In addition, 011-G1. is Noah Gate. In order to operate the circuit shown in FIG. 2 accurately, it is sufficient to prioritize the rises at points A and H.
それには、ノア・ゲー） Ｇ１２ ｊ Ｇ１３それぞれ
のロウ・レベル出力ＶＯＬに差を持たせると良い。For this purpose, it is better to have a difference in the low level output VOL of Noah, G12, G13, and G13.
即ち、第３図のＶｏＬｌ、ＶｏＬ２に見られる如く、ロ
ウ・レベル出力Ｖ。That is, as seen in VoLl and VoL2 in FIG. 3, the low level output V.
Ｌに差があると、その高い方即ちロウ・レベル出力ＶＯ
ＬＩを有するものの方が先に次段ゲートの閾（′ｆｉ電
圧ｖｔｈに達するので優先入力となるものである。If there is a difference in L, the higher one, that is, the low level output VO
Since the one having LI reaches the threshold ('fi voltage vth) of the next stage gate first, it becomes a priority input.
今、第２図の回路に於いて、
入力りがハイ・レベルのとき、
クロックＣＬがハイ・レベルから口Ｙ′７・レベルにな
ると、点Ａ、Ｂはともにロウ・レベルからハイ・レベル
に変化しようとするが、ノア・ゲートＧ１□のロウ・レ
ベル出力を第３図のＶ。Now, in the circuit shown in Figure 2, when the input is at high level, when the clock CL goes from high level to Y'7 level, points A and B both go from low level to high level. However, the low level output of NOR gate G1□ is V in FIG.
Ｌｌの如く、ノア・ゲ゛−トＧ１３のロウ・レベル出力
（この場合ｖｏＬ２になる）より高く採っておけば点Ａ
は点Ｂより先に次段ゲートの閾値電圧に達し、点Ｂはロ
ウ・レベルとなる。If you set it higher than the low level output of Noah gate G13 (in this case, it will be voL2) like Ll, you will get point A.
reaches the threshold voltage of the next stage gate before point B, and point B becomes low level.
従って出力Ｑにはハイ・レベルが出力される。Therefore, a high level is outputted to the output Q.
入力りがロウ・レベルのとき、
クロックＣＬがハイ・レベルからロウ・レベルになると
、点Ａはロウ・レベルのままで、点Ｂはロウ・レベルか
らハイ・レベルとなって出力Ｑにはロウ・レベルが現わ
れる。When the input signal is at a low level, when the clock CL goes from a high level to a low level, point A remains at a low level, point B changes from a low level to a high level, and the output Q becomes a low level.・The level appears.
以上のように動作する。It works as above.
このような動作を安定に行なわせるには、点Ａ。Point A is required to perform this kind of operation stably.
Ｂのロウ・レベル出力が１５０ （ｍＶ）程度レベル差
を持つようにすれば良く、これを実現するのは甚だ容易
である。It is sufficient that the low level outputs of B have a level difference of about 150 (mV), and it is extremely easy to realize this.
即ち、ゲートを構成するデバイスとしては通常ＭＯ８電
界効果トランジスタが用いられ、ゲートの出力部分はド
ライバとロードの２個のトランジスタで構成したインパ
ーク回路が用いられ、ゲ゛−トのロウ・レベル出力のレ
ベルは、ドライバ側ＭＯ８電界効果トランジスタのチャ
ネル幅に依って決定することができるので、かなり大き
な自由度をもって任意に設計できる。That is, an MO8 field effect transistor is normally used as the device that constitutes the gate, and an impark circuit consisting of two transistors, a driver and a load, is used for the output part of the gate, and the low level output of the gate is Since the level of can be determined depending on the channel width of the MO8 field effect transistor on the driver side, it can be arbitrarily designed with a considerably large degree of freedom.
尚、点Ａ、Ｈの立上りに優先順位をつける場合、Ｃ，Ｒ
の時定数を変えて差をつける方法も考えられようが、積
が犬になったり、レイ・アウト上の制約を受ける等、設
計の自由度は著しく小さい。In addition, when prioritizing the rise of points A and H, C and R
Although it may be possible to make a difference by changing the time constant of , the degree of freedom in design is extremely small, as the product would become a dog or there would be layout constraints.
以上の説明で判るように、本発明に依れば、ディレィ・
フリップ・フロップの如き論理回路を構成するゲートの
数を減少させることができ、しかも、その動作は通常の
その種論理回路と同様に安定である。As can be seen from the above explanation, according to the present invention, the delay
The number of gates constituting a logic circuit such as a flip-flop can be reduced, and its operation is as stable as that of ordinary logic circuits.
そしてゲートの数を減少させる為に必要とされるのは、
入力からのデータが書込まれるフリップ・フロップをロ
ウ・レベル出力にレベル差のある二つのゲートで構成す
ることのみであり、しかもそのレベル差のあるゲートは
ドライバ側トランジスタのチャネル幅を適宜選択するこ
とに依って簡単に得られるのでその実施は容易である。And what is needed to reduce the number of gates is
The flip-flop to which data from the input is written is simply composed of two gates with a level difference between the low level output, and the channel width of the driver side transistor is selected appropriately for the gate with the level difference. Its implementation is easy because it is easily obtained.
第１図は従来例の回路図、第２図は本発明一実施例の回
路図、第３図はロウ・レベル出力のレベル差を説明する
線図である。
図に於いて、Ｇ１．〜Ｇ１５はノア・ケート、Ｄは入力
、ｃＬはクロック、Ｑ、Ｑは出力、Ａ、Ｂは接続点であ
る。FIG. 1 is a circuit diagram of a conventional example, FIG. 2 is a circuit diagram of an embodiment of the present invention, and FIG. 3 is a diagram illustrating a level difference between low level outputs. In the figure, G1. ~G15 is a Noah gate, D is an input, cL is a clock, Q and Q are outputs, and A and B are connection points.
Claims (1)
持たせたＭＯＳ）ランジスタより成るゲートで構成され
たフリップ・フロップと、そのフリップ・フロップの出
力で情報書込みされる次段フリップ・フロップを含んで
なることを特徴とする論理回路。1. It includes a flip-flop consisting of a gate made of a MOS transistor with a difference between low level and two-level output depending on the channel width, and a next-stage flip-flop to which information is written using the output of the flip-flop. A logic circuit featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52067180A JPS5834983B2 (en) | 1977-06-07 | 1977-06-07 | logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52067180A JPS5834983B2 (en) | 1977-06-07 | 1977-06-07 | logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS542045A JPS542045A (en) | 1979-01-09 |
| JPS5834983B2 true JPS5834983B2 (en) | 1983-07-30 |
Family
ID=13337423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52067180A Expired JPS5834983B2 (en) | 1977-06-07 | 1977-06-07 | logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834983B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5373950A (en) * | 1976-12-14 | 1978-06-30 | Toshiba Corp | Flip-flop circuit |
-
1977
- 1977-06-07 JP JP52067180A patent/JPS5834983B2/en not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5373950A (en) * | 1976-12-14 | 1978-06-30 | Toshiba Corp | Flip-flop circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS542045A (en) | 1979-01-09 |
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