JPS583252B2 - 符号化回路を含む２進乗算回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、２個の２進数を掛けるための乗算回路、特に
２個のリニアなＰＣＭ（パルス符号変調）直列数を掛け
て、圧伸された（すなわち符号化された）ＰＣＭフォー
マットの積を得るための同期乗算回路に関する。

ＰＣＭ信号は、周期的にサンプリングされて量子化され
たアナログ信号の瞬時値を表わす２進符号語から成る。

これらの２進符号語は通常は直列フォーマットの状態で
受信装置に送られて、ここで元のアナログ信号のアナロ
グ近似値に復号化される。

そのようなシステムでは、送られてきたデータの処理は
、デイジタル信号をアナログ信号に変換して、所望の操
作を実行してから再びデイジタル形に再符号化するより
も、デイジタル信号のまま処理を行う方が好ましい。

ある種のデイジタルトーン発生器で実行される一つの演
算は乗算である。

ＰＣＭ符号がもしリニアであれば（すなろち伸長も圧縮
も持っていなければ）、比較的単純な乗算装置を使用で
きる。

しかし電話システムの分野ではμ２５５符号化法則と呼
ばれる符号化ＰＣＭシステムが採用されている。

リニアなＰＣＭ符号語は１２個の２進ビット（とサイン
、すなわち正または負を表わすもう１個の２進ビット）
から成る。

（μ２５５コードに従って）符号化されたＰＣＭ符号語
は７個の２進ビット（とサインを表わすもう１個の２進
ビット）から成る。

乗算を行う前に、符号化されたＰＣＭ語をまずリニアな
ＰＣＭフォーマット変形（すなわち線形化）しなければ
ならない。

次に乗算が実行される。もし２個のサインの無い１２ビ
ットデイジタル数が互いに掛け合わされると、その結果
生じるリニアな積は２４個の２進ビットを有する。

次にこの５２４ビットのリニアな積を７ビットの符号化
されたＰＣＭフォーマットに変形しなければならない。

従来の回路には２個のリニアなデイジタル語を掛け合わ
せてリニアなデイジタル積を作るものがある。

Ｊ．ＭａｊｏｓおよびＪ．Ａ．Ｌａｒｄｙの１９７７年
５月３１日付米国特許第４０２７１４７号はそのような
回路の一例である。

また従来の回路には、デイジタル語を伸長させたり、圧
縮させたり、さもなければ修正したりするものもある。

Ｔ．Ｐ．ＳＴａｎｌｅｙの１９７１年７月２０日米国特
許第３５９４５６０号はデイジタル語を伸長させるため
の回路の一例を示している。

Ｒ．Ｇ．Ｕｐｔｏｎの１９７８年１月３１日付米国特許
第４０７１７４３地はデイジタル語のためのスケール変
換回路を示している。

Ａ．Ｊ．Ｍｉｌｌｅｒの１９７８年１月１７日付米国特
許第４０６９４７８号は２進数を２進化１０進数に変換
する回路を示している。

これらの装置を直列に（たとえば乗算回路の後に符号化
回路が続くように）使用した場合に生じる問題点は、２
つの計算を連続して実行する、すなわち最初に乗算を実
行し、次に、乗算が完了してからデイジタル数の符号化
を実行することによって、貴重な時間の損失が生じるこ
とである。

計算を実行するときの時間を節約するためには、乗算と
符号化を同時に実行することが望ましい。

本発明は、乗算が完了するとすぐに符号化２進積が出力
端から得られる乗算符号化回路を提供する。

もう少し詳細に説明すると、本発明の回路は（サインの
無い）第１の１２ビット２進数を貯えるための１個の２
５ビットシフトレジスタと（サインの無い）第２の１２
ビット２進数を貯えるための１個の１２ビットシフトレ
ジスタとを備えている。

各シフトレジスタの出力は実際の乗算を行う２入力ＡＮ
Ｄゲートの各入力端子に供給される。

第１のクロツクが第１のシフトレジスタの桁移動を制御
する。

第１のシフトレジスタの出力端子はその入力端子に接続
されていて、第１のクロツクから２５個のパルスが発生
した後に第１のレジスタがその最初の状態に戻るように
なっている。

第２のシフトレジスタは第１のクロックの１／２４のパ
ルス速度を有する第２のクロツクによって制御される。

ＡＮＤゲートの出力は２４ビットシフトレジスタを含む
アキュムレータに送られる。

アキュムレータは（ＡＮＤゲートから提供される）乗算
プロセスの部分積を合計して、その結果を２４ビットシ
フトレジスタの中に貯える。

プロセスの開始時には、２４ビットレジスタの初期値が
３３×２１１を２進表示したもの（すなわち ０００００００１００００１０００００００００００）
にセットされる。

３ビット２進カウンタが２４ビットレジスタに入力され
る論理０の個数をかぞえる。

このカウンタは２４ビットレジスタに論理１が入力され
るたびに０にリセットされる。

最終のリニアな２進積の最上位論理１が２４ビットシフ
トレジスタの入力端子に現われたときがカウンタが０に
リセットされる最後の機会である。

この結果、カウンタの中の最終的カウントはサインの無
いリニアな２進積の頭に並ぶ０の個数に等しい。

この２進カウントは次に（ビット毎に）反転されて、こ
の結果が（サインの無い）符号化積の最上位の３ビット
になる。

さらに４ビットラッチ回路が２４ビットレジスタの最上
位側の４個のビットロケーションに接続されている。

２４ビットシフトレジスタの入力端に論理１が現われる
たびに、２４ビットシフトレジスタの最上位側の４個の
ビットロケーションの内容が４ビットラッチレジスタの
中に負荷される。

最終のリニアな２進積の中の最上位論理１が２４ビット
シフトレジスタの入力端に現われたときが、４ビットラ
ッチ回路が負荷を受ける最後の機会である。

４ビットラッチ回路の中に貯えられた４個の論理ビット
は符号化積の最下位側の４個のビットになる。

符号化積はいまや並列型になったわけであり、（既知の
手段によって導入される）サインビットが符号化積の最
上位ビットの前に挿入される。

別の表現をすれば、本発明は、（ｎ＋ｍ）ビットのサイ
ン無し２進数をｑビットのサイン無し符号化積、ただし
ｎ，ｍおよびｑは正の整数で（ｎ＋ｍ）≧１３且つｑ＜
（ｎ＋ｍ）、に変形するための回路にして、該（ｎ＋ｍ
）ビット２進数に２進表示の一定値を加えて補償された
２進数を作るための手段、この補償された２進数の頭に
並ぶ０の個数をかぞえて、このカウントのベースマイナ
ス１補数、すなわちｑビットの符号化２進積の最上位側
から（ｑ−ｐ）個のビット、ただしｐは正の整数で０＜
ｐ＜ｑ、を形成するべースマイナス１補数を形成するた
めの手段、及び該補償２進数から最上位論理１の下位側
に隣接するｐ個の論理ビットを引き出して、これらを符
号化積の最下位側のｐ個のビットにするための手段を備
えた回路を提供する。

一つの実施例では（ｎ＋ｍ）＝２４、ｑ＝７、ｐ＝４で
あり、該一定値は （２×２ｐ＋１）×２〔（ｎ＋ｍ）−（２（ｑ−ｐ）＋
ｐ＋１）〕である。

さらに別の表現をすれば、本発明は、最大ｎ個の２進ビ
ットを有する第１のサイン無し２進数に最大ｍ個の２進
ビットを有する第２のサイン無し２進数を掛けて、最大
ｑ個の２進ビットを有するサイン無し符号化２進積、た
だしｎ，ｍおよびｑは正の整数で（ｎ＋ｍ）＞ｑ、を作
るための乗算回路にして、該第１および第２ ２進数の
部分積と最終的な非符号化積の両方を貯蔵するための（
ｎ＋ｍ）個のビットロケーションを有し且つある初期２
進値にプリセットされるようになっているシフトレジス
タを含むアキュムレータ手段、該レジスタに論理０が入
力されるたびにカウント数が１ずつ増加し、該レジスタ
の入力端子に論理１が入力されるたびに０にリセットさ
れるように接続されている（ｑ−ｐ）ビット２進カウン
タ、ただしｐは正の整数で０＜ｐ＜ｑ、及び該レジスタ
の最上位からｐ個のビットロケーションに貯えられたビ
ットを受取るように接続されていて、該レジスタへの入
力信号に応答して該レジスタの入力端子に論理１が入力
されるたびに該レジスタからビットを負荷されるように
なっているラッチ回路を備え、該符号化積の最上位側の
ビットが該カウンタの中に貯えられた最終的カウントの
ベースマイナス１補数であり、該符号化積の最下位側の
ビットが該ラッチ回路の中に貯えられた最終２進数であ
ることを特徴とする乗算回路を提供する。

一つの実施例ではｎ＝１２、ｍ＝１２、ｑ＝７、ｐ＝４
であり、該初期２進値が ０００００００１００００１０００００００００００で
ある。

本発明の一つの好ましい実施例を添付図面を参照しなが
ら以下に詳細に説明する。

第１図には種々の要素の相互接続の様子が示してあるの
で、これについて説明しよう。

シフトレジスタ１０は２５個のビットロケーションを有
するので２５ビットシフトレジスタと呼ばれる。

第、１図の実施例では、シフトレジスタ１０の中に貯え
られる２進数“Ｊ“は最大１２ビットを含んでいて、シ
フトレジスタが開始されると、これらの１２ビットがレ
ジスタ１０の最右側に入る。

すなわちレジスタ１０の最下位側の１２個のビットロケ
ーションの中に入る。

残りのビットロケーション（すなわち最上位側の１３個
のビットロケーション）はすべて論理０である。

レジスタ１０の（右端すなわち最下位ビットロケーショ
ンにおける）出力がレジスタ１０の（左端すなわち最上
位ビットロケーションにおける）入力に戻されているの
で、クロツクＡ（周波数は２．５６ＭＨｚ）からクロッ
クパルスが入るたびに、レジスタ１０の中の情報の右端
ビットが左端のビットロケーションに移されて、残りの
ビットはすべて１ビット分だけ右向きに移される。

（すなわち各ビットはそれまでの位置に比べて１ビット
分だけ低いビット位置に移される。

）このプロセスはクロツクＡからパルスが届くたびに繰
返される。

このためにクロツクＡから２５個のパルスが来た後では
レジスタ１０はその最初の配置に戻っている。

レジスタ１０の出力は、レジスタ１０の入力に接続され
るとともに、ＡＮＤゲート１１の一方の入力にも接続さ
れている。

シフトレジスタ１２は１２ビット２進シフトレジスタで
あり、最大１２ビットを有する２進数“Ｋ”を含んでい
る。

レジスタ１２の出力は図示のようにＡＮＤゲート１１の
一方の入力に接続されている。

クロツクＢがダロツクＡの２４パルスにつき１パルスの
割合でレジスタ１２にクロツクパルスを送る。

クロツクＢがパルスを発生するたびにレジスタ１２の中
の各ビットはそれまでの位置に比べて１ビット分だけ低
いビット位置に移される。

（すなわち１ビット分だけ右向きに移される。

）数ＪとＫには正負のサインが付いていないことに注意
されたい。

乗算のサインは従来通りの方法で決定され、したがって
ここでは説明しない。

ＡＮＤゲート１１は図示した回路の中で乗算器として機
能する。

ＡＮＤゲートの両方の入力がもし論理１であれば、ＡＮ
Ｄゲート１１の出力は論理１である。

それ以外の入力状態に対しては、その出力は論理０であ
る。

この考え方はよく知られているものである。

クロツクＡがクロツクＢに比べて２４倍の速度でパルス
を発生しているので、（レジスタ１２の中に貯えられた
）数Ｋの最下位ビットはレジスタ１０の最下位ビットロ
ケーションに貯えられたビット（これはもちろん数Ｊを
構成する、最下位論理ビットから始まって最上位論理ビ
ットにいたる論理ビットとそれに続く１２個の論理０と
に次々に変わる）を次々に掛けられる。

クロツクＡがその２４番目のパルスを発生すると、クロ
ツクＢがその最初のパルスを発生する。

すなわちクロツクＢはクロツクＡが発生するパルスをか
ぞえて、そのカウント数が２４に達すると自ら論理１を
出力するとともに、新たにかぞえ始めるためにゼロにリ
セットされる。

クロツクＢからパルスが発生されると、レジスタ１２の
中に貯えられた各ビットが１ビット分だけ右向きに（す
なわち１ビット分だけ低いビット位置に）移される。

このために（レジスタ１２の右端のビットに新たに貯え
られた）数Ｋの２番目に低いビットが（ＡＮＤゲート１
１を介して）まず１個の論理０と、そして次に数Ｊを構
成する、最下位論理ビットから始まって最上位論理ビッ
トにいたる論理ビットと、それに続く一連の論理０とを
次々に掛けられる。

ここで注意すべきことは、クロツクＡから２５個のパル
スが発生した後にレジスタ１０がその１サイクルを完了
してその最初の配置状態に戻るのであって、クロツクＡ
から２４パルスが発生した後ではレジスタ１０はまだそ
の１サイクルを完了しておらず、レジスタ１０の中のす
べてのビットはその最初の開始時の位置から１ビット分
だけ左方に（すなわち１ビット分だけ高いビット位置に
）あることである。

したがって（数Ｊのために必要な１２個のビットの他に
）特別に１３番目の論理０ビットを設けた目的は数Ｊの
桁ビットロケーションにこのようなずれを生じさせるこ
とにあったと見てよい。

この移動の背景をなす理論は乗算理論の基本に属するこ
とであり、ここではこれ以上は説明しない。

前述したように、ＡＮＤゲート１１の出力はその入力端
における論理ビットの積である。

したがってＡＮＤゲート１１の出力は一連の２進数から
成る。

ＡＮＤゲート１１の出力は１ビット加算器１３の入力端
１６に送られる。

加算器１３の合計出力１４は２４ビットシフトレジスタ
１５の入力端（最上位ビット）１７に送られる。

シフトレジスタ１５の出力２２は加算器１３のもう一方
の入力端１８に送られる。

加算器１３のキャリー出力１９はフリツプフロツプ２１
を介して加算器１３のキャリー入力端２０に送られる。

クロックＡがシフトレジスタ１５の動作を制御するため
に接続されている。

クロツクＡからパルスが発生するたびに、レジスタ１５
は１ビット加算器１３から受取った部分積をその内容に
加える。

クロツクＡから２８８個のパルスが発生した時点で、レ
ジスタ１５はサインのない２進数Ｊとサインのない２進
数Ｋとの２４ビット積を含んでいる。

この積の最上位ビットはレジスタ１５の左端に入り、最
下位ビットはレジスタ１５の右端に位置している。

ここで注意すべきことは、レジスタ１５が２個の数の積
を形成するというその役割を実行し始めるときは、レジ
スタ１５はゼロにセットされているのではなくて、３３
×２１１という値を２進表示したもの（すなわち０００
００００１００００１０００００００００００）がレジ
スタ１５の中に入っていることである。

この意味については後述する。

加算器１３と、フリツプフロツプ２１と、レジスタ１５
が組合わされて全体としてアキュムレータ３８を形成し
ていることにも注意されたい。

３ビット２進カウンタ２３のリセット入力端子２４は加
算器１３の出力端子１４に接続されている。

カウンタ２３はクロツクＡからそのクロック入力端子２
５に供給されるクロツクパルスを計数することによって
機能する。

リセット入力端子２４で論理１パルスを受取るたびに、
カウンタ２３はＯにリセットされて、その計数作業を新
たに始める。

このようなことが繰返されると、最終的には、クロツク
Ａから２８８個のパルスが発生した後に、ＪとＫのリニ
アな積がレジスタ１５の中に貯えられて、３ビット２進
カウンタ２３の中にはレジスタ１５に貯えられた最上位
論理１のさらに左側に存在する０（すなわち積の先頭に
並んだ０）の個数に等しいカウント数が含まれる。

加算器１３の出力端子１４は４ビットラッチ２６のロー
ド入力端子２８とも接続されている。

ラツチ２６の４個の入力端子２７ａ，２７ｂ，２７ｃお
よび２７ｄはレジスタ１５の４個の最上位ビットロケー
ションに第１図に示すように接続されている。

加算器１３の総計出力端子１４したがってランチ２６の
ロード入力端子２８に論理１が生じるたびに、レジスタ
１５の４個の最上位ビットロケーションに含まれている
情報がラッチ２６の４個のビットの中にロードされる。

この口７デイング（およびそれに続くローデイング）は
乗算プロセスの間中、すなわちレジスタ１５の中に移さ
れる最後の論理１が加算器１３の総計出力端子１４に現
われて、ラッチ２６が最後のローデイングを受けるまで
繰返して起こる。

この最後の論理１はレジスタ１５の中に貯えられる最終
結果における最上位論理１である。

この時点で、４ビットラッチ２６はレジスタ１５の中に
貯えられる最終的な、符号化されていない積の最上位論
理１のすぐ右側にある４個のビット、すなわち最終的な
、符号化されていない積の最上位論理１に隣接する４個
の下位の論理ビットを含んでいる。

以上のことを要約すると、最終的な非符号化積の先頭に
並ぶ０の個数（すなわちレジスタ１５の最上位ビットロ
ケーションから連続して並ぶ０の個数）をかぞえて、こ
の計数結果を３ビット２進カウンタ２３の中に貯える。

最終的な非符号化積の最上位の論理１はカウンタ２３を
最後に０にリセットすることと、ランチ２６に最後にロ
ーテイングすることとに使用される。

最上位論理１に隣接して並ぶ４個の下位の論理ビットは
ラッチ２６の中に貯えられる。

カウンタ２３の出力２９，３０および３１はそれぞれイ
ンバータ３２，３３および３４の入力端子に供給される
。

カウンタ２３とインバータ３２、３３および３４とを使
用することは当業者によく知られているダウンカウンタ
を使用することと等価であることに注意されたい。

またインバータ３２，３３および３４がカウンタ２３の
中に貯えられているカウント数のベースマイナス１補数
を生じることにも注意されたい。

インバータ３２，３３および３４の出力は８ビット並列
直進シフトレジスタ３５に供給される。

ラツチ２６の出力３６ａ，３６ｂ，３６ｃおよび３６ｄ
もシフトレジスタ３５に供給される。

サインビット３７がシフトレジスタ３５の、インバータ
３２から来たビットの左側に供給される。

この結果生じた（μ２５５ＰＣＭに従って）符号化され
たＰＣＭ直列出力は、最上位ビットから最下位ビットに
向かって、サインビット、インバータ３２からのピット
インバータ３３からのビット、インバータ３４からのビ
ット、出力端子３６ａからのビット、出力端子３６ｂか
らのビット、出力端子３６ｃからのビット、出力端子３
６ｄからのビットの順になる。

以上の説明は本発明の好ましい実施例に関する説明であ
る。

第１図の回路の動作の根底をなす理論について以下に簡
単に説明する。

最初に、２４ビットのリニアな（すなわち非符号化状態
の）サインの無い２進数Ｚをサインの無い７ビットＰＣ
Ｍ（パルス符号変調）コードに変換するために２進数Ｚ
を次のように記述する。

ここでＹ＝サインの無い２４ビット２進数Ｙ１＝数Ｙの
上位１３ビット（整数で０ 〜８１５８の範囲） ＹＦ＝数Ｙの下位１１ビット（小数部分で０〜（２０４
７）／（２０４８）の範囲）要するにＺを係数２１１（
すなわち２０４８）で割ることによって、数Ｚの上から
１３番目のビットの右側に２進の小数点が挿入されたこ
とになる。

次にＣを対応する、サインの無いＰＣＭコード語とする
と Ｃ＝１６Ｌ＋Ｖ ＝２４Ｌ＋Ｖ ここでＬ＝３ビットセグメントの値 Ｖ＝４ビットステップの値 次に数Ｙをすべての可能なスレショルド値Ｘ（ただしＸ
＝２Ｌ（２Ｖ＋３２）−３３）と比較して次の不等式を
満たしているかどうかを調べる。

すなわち Ｘｎ＝≦Ｙ＜Ｘｎ＋１ これは次のような手順に従って実行される。

数Ｙとスレショルド値Ｘの両方に３３を加えて修正する
。

Ｙ′＝Ｙ＋３３ Ｘ′＝Ｘ＋３３ Ｙ＝Ｙ１＋（ＹＦ）／（２０４８）であつたから∴Ｙ′
＝Ｙ１＋３３＋（ＹＦ）／（２０４８）Ｘ＝２Ｌ（２Ｖ
＋３２）−３３であったから ∴Ｘ′＝２Ｌ（２Ｖ＋３２） 次にこの修正された数Ｙ′を浮動小数点数（Ｙ′＞０で
あり、Ｙ′が３３〜８１９１＋（２０４７）／（２０４
８）の範囲にあることに注意されたい）として次のよう
に表現する。

Ｙ′＝２Ｌ＋Ｙ″（浮動小数点数表示） ここでＹ″は３３〜６３＋（２１８−１）／（２１８）
の範囲にあり、 Ｌは０〜７の範囲にある。

これはレジスタ１５の中に貯えられている数を（７−Ｌ
）だけ左へ移動させることに相当し、これによって頭に
並ぶゼロが取除かれ、現在第６番目のビットになってい
るものの後に仮想上の２進小数点が置かれることになる
。

これでセグメントビットＬが見出される。

次にＹ′とＸ′の両方を２Ｌで割って （Ｙ′）／（２Ｌ）＝２Ｌ×（Ｙ″）／（２Ｌ）∴Ｙ″
＝（Ｙ′）／（２Ｌ） Ｘ″＝（Ｘ′）／（２Ｌ）とすると （Ｘ′）／（２Ｌ）＝（２Ｌ（２Ｖ＋３２））／（２Ｌ
）＝Ｘ″∴Ｘ″＝２Ｖ＋３２ 次にＹ″＝Ｘ″なる方程式を考えることによってステッ
プビットＶが求められる。

Ｙ″＝２Ｖ＋３２＝Ｘ″ ２Ｖ＝Ｙ″−３２ Ｖ＝（Ｙ″−３２）／２ Ｙ″から３２を引くことは最上位ビットを落とす効果を
もっており、２で割ることは仮想上の２進小数点を１つ
だけ左へ移動させる効果をもっている。

もし数Ｖが切詰められる（すなわちビットを仮想上の２
進小数点の右側に落とす）と、残った４個のビットがＰ
ＣＭコードのステップビットＶである。

第２図は、レジスター５の中に最終的に貯えられた非符
号化状態の積に対して施された理論的操作をグラフ表示
したものである。

これらの操作は実際に起こるものではなく、第１図を参
照しながら前述したステップ（これは実際に起こる）の
根底に横たわる理論を理解する補助として示したものに
過ぎないことに注意されたい。

第２Ａ図はある乗算が完了した後のレジスタ１５の内容
を示す。

第２Ｂ図は最上位から１３番目のビットの後に仮想上の
２進小数点を挿入した様子を示す。

数Ｙの部分Ｙ１とＹＦとが図示されている。

Ｙ１は上位１３ビットから成り、ＹＦは下位１１ビット
から成る。

第２Ｃ図は数３３を２進フォーマットで表示したもので
あり、この数を第２Ｂ図の数Ｙに（適当なロケーション
で）加える様子を示している。

第２Ｄ図は第２Ｂ図および第２Ｃ図にそれぞれ示した２
個の２進数Ｙおよび３３を加え合わせた結果を示す。

第２Ｅ図は乗算完了後のカウンタ２３（第１図参照）の
内容を示す。

カウンタ２３にはリニアな積の頭に並びゼロの個数（こ
の場合は４個）が入っている。

第２Ｆ図は第１図のインバータ３２，３３および３４に
よって実行された、カウンタ２３から来る各ビットを反
転させたものを示す。

第２Ｇ図は第２Ｄ図の表示を頭に並ぶゼロがなくなるよ
うに左へ移動させた結果生じる２進数を示す。

（頭に並んでいたゼロは最下位ビットロケーションに移
されている。

）第２Ｇ図は最上位の論理１が棄てられ、次の４ビット
が４ビットステップ値になり、残りのビットが棄てられ
る様子を示す。

第２Ｈ図はセグメント値Ｌとステップ値Ｖおよびサイン
ビットが組合わされて、サインの付いた符号化積Ｃを形
成する様子を示す。

さらに一般的な言い方をするならば、μ法則コート（μ
ｌａｗ ｃｏｄ）に従って符号化された、サインビット
を除いて全部でｑビットの符号化２進数を考えてみよう
。

このｑビットの符号化された数は（ｑ−ｐ）個のセグメ
ントビットＬとｐ個のステップビットＶをもっているも
のと考えることができる。

前述したサインの無いμ２５５コードに対してはｑ＝７
、ｐ＝４、ｑ−ｐ＝３である。

μコード（あるいは法則）の決定レベルＸｌｏｗｅｒは
次式によって定義される。

Ｘｌｏｗｅｒ＝２（２Ｌ（Ｖ＋２ｐ）−２ｐ）−１＝２
Ｌ（２Ｖ＋２×２ｐ）−２×２ｐ−１ここでＸｌｏｗｅ
ｒは問題になっているレベルの下限、 ｐは符号化２進数におけるステップビットの個数、 Ｌはコードの（ｑ−ｐ）個のセグメントビットによって
表わされた線数（すなわち値）、Ｖはコードのｐ個のス
テップビットによって表わされた整数（すなわち値）、 ｑはサインの無い符号化数の総ビット数。

したがってこのような符号化２進数に対する“オフセッ
ト”は（２×２ｐ＋１）であり、これは普通の７ビット
μ２５５ＰＣＭ数に対しては（ｐ＝４で）３３に等しい
。

これは乗算に先立って適当なロケーションでシフトレジ
スタ１５に加えられた数である（第１図および第２Ｃ図
参照）。

この一般的なＰＣＭμコードに対して、線形化されたコ
ードは（ｐ＋２（ｑ−ｐ）＋１個のビットを含む。

この個数は通常の７ビットμ２５５ＰＣＭ数では１３（
＝４＋２３＋１）に等しい。

（“オフセット”の適当なロケーションを決めるときに
）仮想上の２進小数点を、最終的なリニア積の（最上位
ビットからかぞえて）このビット数に等しいビットの後
に挿入しなければならない（第２Ｂ図参照）。

この結果、（レジスタ１５の中に貯えられた（第１図参
照））リニア積を符号化するためにこのリニア積に加え
なければならない数は （２×２Ｐ＋１）×２〔（ｎ＋ｍ）−（２（ｑ−ｐ）＋
ｐ＋１）〕となる。

２進乗算の一般的なケース（たとえばＪＪ×ＫＫ）では
、サインの無い２進数ＪＪは（ｐ＋２（ｑ−ｐ）＋１）
ビット（すなわちμ２５５コードでは４＋２３＋１＝１
３ビット）を有している。

サインの無い２進数ＫＫも数ＪＪと同数のビットを有し
ているであろう。

応用例によっては数ＪＪおよびＫＫにおけるビット数は
変わり得るものであり、数ＪＪにおけるビット数は数Ｋ
Ｋにおけるビット数に等しくなる必要はない。

第１図と第２図はデイジタルトーン発生器の場合の回路
を示している。

この場合は各数ＪおよびＫ（第１図参照）に対して１２
ビットが使用された。

というのは、これらの数はもともとＰＣＭから導かれた
ものではなく、そしてそのとき利用できるハードウエア
に対しては１２ビットがよりよくあてはまったからであ
る。

もう一つのよく使用される法則はＡ法則である。

μ法則とは違ってＡ法則は規則的な法則ではない。

Ａ法則の第１セグメント（０に近い方）は残りのセグメ
ントの場合より微分方程式で記述される。

このためにＡ法則には“オフセット”がなく、最終的な
リニア積は値０によって補償される。

これは第１図で使用されている３ビットカウンタではオ
ーバフローする可能性があることを意味している。

さらにＡ法則の０セグメントに対しては、特別な出力（
すなわちリニア積の最上位から８番目のビットから１１
番目までのビットを含む）が必要になる。

３ビットカウンタのオーバフローを無視し、Ａ法則の０
セグメントを無視するならば、第１図の回路はＡ法則に
あてはまるであろう。

３ビットカウンタのオーバフローとＡ法則のＯセグメン
トを考慮して第１図の回路に多少の修正を施すことがで
きるが、ここには示さない。

【図面の簡単な説明】

第１図は本発明に従った乗算および符号化回路を示す簡
単化されたブロツク線図である。 第２図は符号化積を得るために非符号化積に対して施さ
れる操作をグラフ表示したものである。 １０・・・・・・２５ビットシフトレジスタ、１１・・
・・・・ＡＮＤゲート、１２・・・・・・１２ビットシ
フトレジスタ、１３・・・・・・１ビット加算器、１５
・・・・・・２４ビットシフトレジスタ、２１・・・・
・・フリツプフロツプ、２３・・・・・・３ビット２４
進カウンタ、２６・・・・・・４ビットラッチ回路、３
２・・・３３および３４・・・・・・インバータ、３５
・・・・・・シフトレジスタ、３７・・・・・・サイン
ビット、３８・・・・・・アキュムレータ。

Claims (1)

1. 【特許請求の範囲】 １ 最大ｎ個の２進ビットを有する第１のサイン無し２
   進数Ｊに最大ｍ個の２進ビットを有する第２のサイン無
   し２進数Ｋを掛けて、最大ｑ個の２進ビットを有するサ
   イン無し符号化２進積、ただしｎ，ｍおよびｑは正の整
   数で（ｎ＋ｍ）＞ｑ、を作るための乗算回路にして、 該第１Ｊおよび第２Ｋ２進数の部分積と最終的な非符号
   化積の両方を貯蔵するための（ｎ＋ｍ）個のビットロケ
   ーションを有し且つある初期２進値にプリセットされる
   ようになっているシフトレジスタ１５を含むアキュムレ
   ータ手段３８、該レジスタ１５に論理０が入力されるた
   びにカウント数が１ずつ増加し、該レジスタ１５の入力
   端子１７に論理１が入力されるたびに０にリセットされ
   るように接続されている（ｑ−ｐ）ビット２進カウンタ
   ２３、ただしｐは正の整数で０＜ｐ＜ｑ、及び 該レジスタ１５の最上位からｐ個のビットロケーション
   に貯えられたビットを受取るように接続されていて、該
   レジスタ１５への入力信号に応答して該レジスタ１５の
   入力端子１７に論理１が入力されるたびに該レジスタ１
   ５からビットを負荷されるようになっているラッチ回路
   ２６を備え、該符号化積の最上位側のビットが該カウン
   タ２３の中に貯えられた最終的カウントのベースマイナ
   ス１補数であり、該符号化積の最下位側のビットが該ラ
   ッチ回路２６の中に貯えられた最終２進数であることを
   特徴とする乗算回路。 ２ 該レジスタ１５をプリセットする際の初期２進値が
   、 （２×２ｐ＋１）×２〔（ｎ＋ｍ）−（２（ｑ−ｐ）＋
   ｐ＋１）〕である特許請求の範囲第１項記載の乗算回路
   。 ３ ｎ＝１２、ｍ＝１２、ｑ＝７、ｐ＝４である特許請
   求の範囲第１項または第２項記載の乗算回路。 ４ ｎ＝１３、ｍ＝１３、ｑ＝７、ｐ＝４である特許請
   求の範囲第１項または第２項記載の乗算回路。 ５ 該レジスタ１５の該初期２進値がｎ＝１２、ｍ＝１
   ２、ｑ＝７、ｐ＝４の条件の下で ０００００００１００００１０００００００００００で
   ある特許請求の範囲第１項記載の乗算回路。 ６ 最終のリニアな積をｑビットのサイン無し符号化積
   の形に変形するための符号回路を具備する、ｎビットの
   第１のサイン無し２進数Ｊにｍビットの第２のサイン無
   し２進数Ｋを掛けて、（ｎ＋ｍ）個のビットローケショ
   ンを有するシフトレジスタ１５を含むアキュムレータ手
   段３８の中に中間および最終結果を貯えるための乗算回
   路、ただしｎ，ｍおよびｑは正の整数で（ｎ＋ｍ）＞ｑ
   ，にして、該符号化回路は、 該シフトレジスタ１５の内容に一定の２進値を加えるた
   めの手段と、 該最終リニア積の頭に並ぶ０の個数をかぞえるための（
   ｑ−ｐ）ビット２進カウンタ２３、ただしｐは正の整数
   でｐ＜ｑ、 該カウンタ２３の中に貯えられたカウンタをビット毎に
   反転してカウントのベースマイナス１補数を作るための
   インバータ手段３２，３３，３４、及び 該最終リニア積の最上位論理１の下位側に隣接するｐ個
   のビットを受取るためのｐビットラッチ回路２６を備え
   、 該符号化積の最上位側のビットが該インバータ手段３２
   ，３３，３４の出力であり、該符号化積の最下位側のビ
   ットが該ｐビットラッチ回路２６の出力３６ａ，３６ｂ
   ，３６ｃ，３６ｄであることを特徴とする乗算回路。 ７ 該一定２進値が （２×２ｐ＋１）×２〔（ｎ＋ｍ）−（２（ｑ−ｐ）＋
   ｐ＋１）〕である特許請求の範囲第６項記載の乗算回路
   。 ８ ｎ＝１３、ｍ＝１３、ｑ＝７、ｐ＝４である特許請
   求の範囲第頻または第７項記載の乗算回路。 ９ ｎ個の２進ビットを有する第１のサイン無し２進数
   Ｊにｍ個の２進ビットを有する第２のサイン無し２進数
   Ｋを掛けて、（ｎ＋ｍ）個のビットロケーションを有す
   るシフトレジスタ１５を含むアキュムレータ手段３８の
   中に中間および最終結果を貯えるための乗算回路に使用
   する、最終のリニアな積をｑビットのサイン無し符号化
   積、ただしｎ，ｍおよびｑはすべて正の整数で（ｎ＋ｍ
   ）＞ｑ、の形に変形する符号化回路にして、該シフトレ
   ジスタ１５の内容に一定の２進値を加えるための手段、 該シフトレジスタ１５に入力される０の個数をかぞえる
   ように接続されていて、該レジスタの入力端子に論理１
   が入力されるたびに０にリセットされるようになってい
   る（ａ−ｐ）ビット２進カウンタ２３、ただしｐは正の
   整数でｐ＜ｑ、該カウンタ２３の中に貯えられたデイジ
   タル信号をビット毎に反転してカウンタのベースマイナ
   ス１補数を作るためのインバータ手段３２，３３，３４
   、及び 該レジスタ１５の最上位からｐ個のビットロケーション
   に貯えられたビットを受取るように接続されていて、該
   レジスタ１５への入力信号に応答して該レジスタ１５の
   入力端子１７に論理１が入力されるたびに該レジスタ１
   ５からビットを負荷されるようになっているｐビットラ
   ッチ回路２６を備え、 並列フォーマットの該符号化積が該インバータ手段３２
   ，３３，３４の出力と該ｐビットラッチ回路２６の出力
   でやり、該インバータ３２，３３．３４の（ｑ−ｐ）ビ
   ットの出力が該符号化積の最上位側の（ｑ−ｐ）個のビ
   ットロケーションに入り、該ラッチ回路２６のｐビット
   の出力が該符号化積の最下位側のｐ個のビットロケーシ
   ョンに入るようになっていることを特徴とする符号化回
   路。 １０ 該一定２進値が３３×２１１を２進表示したもの
   である特許請求の範囲第９項記載の符号化回路。 １１ ｎ＝１２、ｍ＝１３、ｑ＝７、ｐ＝４である特許
   請求の範囲第９項または第１０項記載の符号化回路。 １２ ｎ＝１３、ｍ＝１３、ｑ＝７、ｐ＝４である特許
   請求の範囲第９項または第１０項記載の符号化回路。 １３ 第１のサイン無し２進数Ｊに第２のサイン無し２
   進数Ｋを掛けて符号化されたフォーマットの所望の積を
   作るための乗算回路にして、 該第１の２進数Ｊを貯えるための（２ｎ＋１）個のビッ
   トロケーションを有する第１のシフトレジスタ１０と、
   該第２の２進数Ｋを貯えるためのｎ個のビットロケーシ
   ョンを有する第２のシフトレジスタ１２、ここで該第１
   および第２の２進数がそれぞれ最大ｎ個のビット、ただ
   しｎは４以上の整数、をもつことができる、 該第１のシフトレジスタ１０に第１のクロツク信号を第
   １の速度で送るための第１のクロック手段Ａと、該第２
   のシフトレジスタ１２に第２のクロツク信号を第２の速
   度で送るための第２のクロツク手段Ｂ、ここで該第１の
   速度と該第２の速度フの比は２ｎ：１である、を備え、 該第１のシフトレジスタ１０は、該第１のクロツク手段
   Ａのパルスが発生するたびに該第１のシフトレジスタ１
   ０の各ビットケーションに貯えられている情報が隣りの
   低い側のビットロケーションに移され且つ該第１のシフ
   トレジスタ１０の最下位ビットロケーションに貯えられ
   ている情報が最上位ビットロケーションに転送されるよ
   うに、その出力端子に応答する入力端子を有しており、
   そして更に、 該第１シフトレジスタ１０の出力に応答する第１の入力
   端子と該第２のシフトレジスタ１２の出力に応答する第
   ２の入力端子とを有する１個のＡＮＤ論理ゲート１１、 ２ｎ個のビットロケーションを有する第３のシフトレジ
   スタ１５を含み、且つ該ＡＮＤゲート１１の出力に応答
   する第１の入力端子１６を有しているアキュムレータ手
   段３８、 該アキュムレータ３８の初期値を２進フォーマットで （２×２ｐ＋１）×２〔２ｎ−（２（ｑ−ｐ）＋２＋１
   ）〕、ただしｐとｑは正の整数で０＜ｐ＜ｑ＜２ｎ，に
   するための手段、 該第１のクロツク手段Ａがパルスを発生するたびにその
   貯えられたカウント数が１ずつ増加し、該第３のシフト
   レジスタ１５の入力端子１７に論理１が入力されるたび
   にそのカウント数が０にリセットされるように該第３の
   シフトレジスタ１５の入力端子１７に応答する３ビット
   ２進カウンタ２３、 該カウンタ２３の中に貯えられたデイジタル信号をビッ
   ト毎に反転してカウントのベースマイナス１補数を作る
   ためのインバータ手段３２，３３，３４、及び 該第３のレジスタ１５の最上位から４個のビットロケー
   ションに貯えられたビットを受取るように接続されてい
   て、該第３のレジスタ１５の入力端子１７に応答して該
   第３のレジスタ１５の入力端子１７に論理１が入力され
   るたびに該第３のレジスタ１５からビットを負荷される
   ようになつている４ビットラッチ回路２６を備え、 符号化されたフォーマットで表現された該積の最上位側
   のビットが該インバータ手段３２，３３，３４の出力で
   あり、該符号化積の最下位側のビットが該４ビットラッ
   チ手段２６の出力３６ａ，３６ｂ，３６ｃ，３６ｄであ
   ることを特徴とする乗算回路。 １４ ｎ＝１２、ｑ＝７、ｐ＝４である特許請求の範囲
   第１３項記載の乗算回路。