JPS582553B2

JPS582553B2 - 周波数変換装置

Info

Publication number: JPS582553B2
Application number: JP52126560A
Authority: JP
Inventors: 義田裕一; 浜岡重男; 木内光幸; 脇田均
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1977-10-20
Filing date: 1977-10-20
Publication date: 1983-01-17
Also published as: JPS5458828A

Description

【発明の詳細な説明】パワー半導体（サイリスタ・ＧＴＯ）を有する周波数変
換装置において、カソード・ゲート間に逆バイアス電圧
を加えると、臨界電圧上昇率ｄｖ／ｄｔ耐量が上昇する
とともにターンオフ時間が短くなり、スイッチング特性
が上昇する。

本発明は共振周波数が変化しても常にある一定位置で逆
バイアス電圧を印加できるように、共振用インダクター
、共振用キャパシターの両端子電圧を検知することによ
りゲート信号を出すことができるゲート・トリガ回路を
有した周波数変換装置を提供するものである。

従来のパワー半導体を使用した周波数変換装置のゲート
・トリガ回路は、ある一定幅の信号を与えていたが、こ
の場合、共振用インダクターのインダクタンスが変化し
た時共振周波数がかわり、導通、転流時間が短くもしく
は長くなるために、転流インダクターの可変範囲を限定
し、ゲート信号幅を設定していた。

このため、回路構成は精度を要求されコスト高になるば
かりか、場合によっては転流失敗も起こりパワー半導体
を損傷する等の問題点を有していた。

また、インバータのフライホイールダイオードの電流の
流れ始める時点からゲート逆バイアスを与える方法も知
られているが、この手段はパワ半導体の順方向電流の消
減した直後でありゲート近傍には多くのキャリアが蓄積
しておりこの時点からゲート逆バイアスを与えると、タ
ーンオフタイムの短縮には効果があるが、ゲート逆バイ
アス回路に大きな電流が流れ、ゲート逆バイアス駆動素
子の損失が大きくなる欠点があった。

本発明は上記従来の問題点を解消したもので周波数変換
回路の負荷変動、電源電圧等の変動があっても、パワー
半導体に逆並列に接続されたフライホイールダイオード
の電流ピーク点でゲート逆バイアスを確実に印加できる
装置を提供するものである。

第１図は本発明の周波数変換装置の一実施例構成を示す
。

低周波交流電源１は全波整流回路２を通り直流となり、
直流電力を高周波電力に変換する周波数変換回路３の直
流電源となる。

周波数変換回路３はパワー半導体３３に対し逆並列にフ
ライホイール・ダイオード３４を用い、前記パワー半導
体に対し共振用キャパシタ３５、共振用インダクタ−３
６を並列に接続する。

チョークコイル３２は前記パワー半導体に対し直列に用
い、高周波用バイパスコンデンサー３１は全波整流回路
２に対し並列に接続する。

パワー半導体に第４図に示す汎形フロチャートのｈのよ
うな電流を、ある周期で制御回路４より加えたとき、第
４図に示す波形フロチャートａ，ｂのような共振による
高周波電流・電圧に直流電力を変換する。

制御回路４の構成を、第２図のブロックダイヤグラムに
示す。

パルス発生回路４６はＶＦ検知回路４７とパルス発生設
定回路４８から構成され、パルス幅決定回路４９に接続
される。

パルス発生回路４６の出力パルスに同期して、パルス幅
決定回路４９から出力信号が出る。

パルス幅決定回路４９の出力停止信号は、共振用インダ
クター３６の端子４５より零クロス電圧を検知する■Ｌ
検知回路５１より出る。

パルス幅決定回路４９は決定したパルス幅をゲート・ド
ライブ回路５０に与える。

ゲート・ドライブ回路５０は、パワー半導体がオンする
ためのゲート信号と、オフ時に逆バイアス電圧を与える
回路である。

入力電源の低い点（谷間と呼ぶ）では、パワー半導体の
誤動作防止のために、谷間禁止回路５３により発振を停
止する。

また、起動・停止時のパワー半導体の誤動作防止のため
に、起動停止回路５２により発振を停止する。

制御回路４は以上の構成からなる。

第３図は本発明の実施例を示す。

パルス発生回路４６のＶＦ検知回路４７は、パワー半導
体端子間電圧ＶＦを端子４２において検知し、抵抗４７
１抵抗４２７の抵抗分割電圧がツエナー４７３よりも高
くなると、トランジスタ（後Ｔｒと呼ぶ）４７５がオン
し、次のＴｒ４７７がオフする。

Ｔｒ４７７がオフすると、パルス発生設定回路４８のコ
ンデンサ４８３が充電し、抵抗４８４、抵抗４８５の抵
抗分割電圧より高くなると、コンパレータ４８６の出力
が「Ｈ」レベルに上がる。

■Ｆ抵抗分割電圧がツエナー４７３電圧より低いとＴｒ
４７５はオフとなりＴｒ４７７はオン状態になる。

そしてパルス発生設定回路４８のコンデンサー４８３は
抵抗４８１を通し、放電を始める。

放電電圧が抵抗４８４抵抗４８５の分割電圧より低くな
ると、コンパレータ４８６の出力が「Ｌ」レベルになる
。

コンパレータ４８６の出力はパルス幅決定回路４９のフ
リッグフロッグのプリセット（略Ｐ．Ｒ）端子に接続さ
れる。

フリツプフロッグ４９１のＰＲ端子に「Ｈ」レベルパル
スが入ると、出力「Ｑ」端子は「Ｈ」になる。

フリツプフロッグ４９１のクロツク（略Ｔと呼ぶ）端子
は■Ｌ検知回路５１に接続される。

ｖＬ検知回路５１は共振用インダクター３６の端子電圧
を端子４５で検知し、プラス電位からマイナス電位へ移
行した時（マイナス零クロスと呼ぶ）コンパレータ５１
４の出力が「Ｌ」レベルから「Ｈ」レベルとなりＴ端子
に入る。

コンパレータ４８６の出力により、「Ｈ」レベルになっ
ていたフリツプフロッグ４９１の出力端子「Ｑ」はコン
パレータ５１４の出力の「Ｈ」レベル移行時により、「
Ｌ」レベルに下がる。

フリツブフロッグ４９１の出力「Ｑ」端子は■Ｌ検知回
路５１とパルス発生回路４６の出力に同期したパルス信
号を出す。

フリツプフロツプ４９１の出力「Ｑ」端子に「Ｈ」レベ
ルのパルス信号が出ると、Ｔｒ５０２がオンし、次にＴ
ｒ５０４がオンし、■Ｂ電源より電流が流れ、トランス
５０５の２次側に誘起起電力が生じ、ゲート・ドライブ
回路５０のトランスの２次側の出力端子４３，４４に接
続されたパワー半導体３３のゲート・カソード間に電流
が流れパワー半導体３３が導通する。

次に、フリツプフロツプ４９１の出力「Ｑ」端子の信
号が「Ｌ」レベルに下がると、Ｔｒ５０２，Ｔｒ５０４
がオフし、瞬間的に１次側に電流が流れなくなると、２
次側に逆誘起起電力が生じ、ゲート・カソード間に逆バ
イアスが加わり、パワー半導体３３は急速にオフ状態に
移る。

以上の繰り返しで、パワー半導体３３がオン、オフする
ことにより、直流電力を高周波電力に変換する。

また、谷間と起動時、停止時の補護のために、谷間禁止
回路５３と起動停止回路５２を用いている。

谷間禁止回路５３は全波整流された電圧を端子４０で検
出し、抵抗５３７、抵抗５３８の抵抗分割電圧がツエナ
ー５３６電圧より高くなると、Ｔｒ５３４がオン状態と
なり、Ｔｒ５３２はオフ状態になる。

電源が低くなると、抵抗５３７、抵抗５３８の抵抗分割
電圧がツエナー５３６電圧より低くなるために、Ｔｒ５
３４がオフし、Ｔｒ５３２がオンする。

「Ｔ」端子には「Ｌ」レベルの電圧が入る。

フリツプフロツプ５２５のＴ端子には第５図のｋに示す
信号電圧が入る。

「Ｄ」端子が「Ｈ」レベル時（起動停止スイッチ５２４
がＯＮ時）、「Ｑ」端子はＴｒ５３２のコレクタの「Ｌ
」レベルから「Ｈ」レベル移行時に「Ｈ」レベルとなる
。

そのときのＮＡＮＤゲート５２３の出力は第５図１の波
形となる。

ＮＡＮＤ回路出力で「Ｈ」レベルのときはＴｒ５２１が
オンし、コンデンサー４８３は充電されない。

よってコンパレ−タ４８６の出力が「Ｌ」レベル状態に
なるために、ゲート信号が出ない。

起動停止スイッチ５２４を開放した場合、「Ｄ」端子は
「Ｌ」レベルになるが、出力端子「Ｑ」は「Ｔ」端子の
「Ｌ」レベルから、「Ｈ」レベル移行時に、常にＮＡＮ
Ｄゲートの出力は「Ｈ」レベルとなり、Ｔｒ５２１はオ
ンとなってコンパレータ４８６の出力は「Ｌ」になる。

よってゲート信号は出ない。

第４図は、第１図の周波数変換回路、第３図の制御回路
４の各部の波形を示す。

第４図ａはパワー半導体３３と逆並列接続のフライホイ
ール・ダイオード間に流れる電流波形、ｂは同電圧波形
、ＣはＶＦ検知回路４７のＴｒ４７５のコレクタ出力波
形、ｄはコンデンサー４８３の充放電波形を示す。

このｄの信号はコンパレータ４８６に入り、出力信号ｅ
がパルス幅決定回路の「ＰＲ」端子に入る。

■Ｌ検知回路５１の端子４５は、■Ｌ波形ｆが出る。

次に、マイナス零クロスで、コンパレータ５１４の出力
がｇのごとく「Ｈ」レベルになり、フリツブフロツプ４
９１の「Ｔ」端子に接続され、「Ｑ」の出力端子には「
ＰＲ」の出力に同期したパルスが出て「Ｔ」端子の「Ｈ
」レベルの立ち上カリに同期してパルスが停止する。

よって、トランス５０５の２次側の端子４３．４４には
波形ｈのゲート信号が発生する。

第５図のｉは低周波電力１の端子電圧、ｊは全波整流回
路２の出力電圧、ｋはＴｒ５３２のコレクタ電圧、ｌは
Ｔｒ５２１のコレクタ電圧波形を示す。

本発明の他実施例を第６図、第７図、第８図、第９図に
示す。

第６図は第１図の周波数変換回路３０部分だけ変えたも
ので、直列共振回路の共振インダクターと共振キャパシ
ターの配置を逆接続したものである。

動作は前記周波数変換回路３と同様である。第７図は第
２図のＶＬ検知回路５１をＶｃ検知回路５４に変えたも
のである。

第８図は第３図のＶＬ検知回路５１の実施例を、■ｃ検
知回路５４の実施例に変えたものである。

第９図はＶｃ検知回路の時の波形フロチャートである。

回路的には制御回路４の一部が上記の如く置き変えられ
、動作的には第７図のＶｃ電圧を検知し、マイナス電位
からプラス電位になる零クロス点でコンパレータ５１５
が「Ｈ」レベルになる。

前述■Ｌ検知とは逆になるために、コンパレータ５１５
の極性をＶＬ検知回路のときとは逆に接続する。

プラス零クロス時に、逆バイアス電圧がパワー半導体に
加わるだけで、他の回路及び動作は■Ｌ検知方式と同じ
である。

以上の説明から明らかなように本発明の周波数変換装置
によれば、共振周波数が変化して、パワー半導体の導通
転流時間が短くもしくは長くなつても、常に、ある一定
位置で逆バイアス電圧が加わるために、非常に安定した
動作が得られるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における周波数変換装置の構
成図、第２図は同装置における制御回路のブロックダイ
ヤグラム、第３図は第２図の具体回路図、第４図、第５
図は上記回路各部の電流電圧波形図、第６図は本発明の
他の実施例を示す構成図、第７図は第６図の実施例にお
ける検知回路部分のブロックダイヤグラム、第８図は第
７図の具体回路図、第９図は第６図の実施例における回
路各部の電流電圧波形図である。３・・・・・・周波数変換回路、３３・・・・・・パワ
ー半導体、３５・・・・・・共振用キャパシター、３６
・・・・・・共振用インダクター、４６・・・・・・パ
ルス発生回路、４７・・・・・・■Ｆ検知回路、４９・
・・・・・パルス幅決定回路、５０・・・・・・ゲート
・ドライブ回路、５１・・・・・・ＶＬ検知回路（零ク
ロス検知回路）、５４・・・・・・Ｖｃ検知回路（零ク
ロス検知回路）。

Claims

【特許請求の範囲】１直流電源に直列に接続されたチョークコイルを介し
て接続されたサイリスクとダイオードの逆並列回路、こ
の逆並列回路の両端に接続された共振用キャパシターと
共振用インダクタの直列回路で構成された周波数変換回
路と、前記サイリスタを導通させるためのパルス発生回
路と前記共振用キャパシタ、あるいは共振用インダクタ
の電圧の零点を検知して、前記サイリスクのゲート力ソ
ード間にゲート逆バイアスを与えるタイミングを決定す
る零クロス検知回路と、前記パルス発生回路と零クロス
検知回路のそれぞれの出力を入力とし、前記パルス発生
回路のパルス発生で駆動信号を発生し、前記零クロス検
知回路の出力信号で前記駆動信号を停止させるパルス幅
決定回路と、このパルス幅決定回路の出力レベルにより
前記サイリスタのゲート順バイアスと逆バイアスを与え
るゲート・ドライブ回路よりなり、前記周波数変換回路
のダイオードの電流のピーク点よりゲート逆バイアスを
与える周波数変換装置。２ゲート・トリガ回路は、前記パルス発生回路とパル
ス幅決定回路と、前記零クロス回路と、前記ゲート・ド
ライブ回路よりなり、前記パルス幅決定回路は、前記パ
ルス発生回路の出力信号によりセットし、前記零クロス
回路の出力信号によりリセットとされるフリツプフロツ
ブ回路よりなる特許請求の範囲第１項記載の周波数変換
装置。