JPS58222325A - System for selecting input and output port - Google Patents
System for selecting input and output portInfo
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- JPS58222325A JPS58222325A JP10575482A JP10575482A JPS58222325A JP S58222325 A JPS58222325 A JP S58222325A JP 10575482 A JP10575482 A JP 10575482A JP 10575482 A JP10575482 A JP 10575482A JP S58222325 A JPS58222325 A JP S58222325A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明は、情報処理装置の入出力ポート選択方式に関す
る。特に、入出力装置を接続する複数の入出力ポート啼
連続したデバイスアドレス番号により、マイクロ命令制
御のもとに所定の演算に従い容易にボート選択指定を行
う入出力ポート選択方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Description of the technical field to which the invention pertains] The present invention relates to an input/output port selection method for an information processing device. In particular, the present invention relates to an input/output port selection method for easily specifying boat selection according to a predetermined operation under microinstruction control using consecutive device address numbers of a plurality of input/output ports to which input/output devices are connected.
従来の入出力制御装置では、入出力装置の接続される入
出力ボートのボート選択に関して、種類の異なる入出力
装置が接続される場合であっても、入出力ボートＰＫＧ
（パッケージ）に接続される入出力装置の接続可能台数
が等しければボート選択レジスタに連続して上位装置か
ら入出力装置を指定するデバイスアドレス番号をそのま
ま格納することによりボート選択指定をすることができ
るように構成されている。In conventional input/output control devices, even when different types of input/output devices are connected, the selection of input/output boats to which input/output devices are connected is difficult.
If the number of connectable input/output devices connected to (packages) is the same, boat selection can be specified by continuously storing the device address number that specifies the input/output device from the host device in the boat selection register. It is configured as follows.
しかしこのような構成では、接続される入出力装置の台
数が何らかの都合により変化した場合にはデバイスアド
レス番号に欠番が生じることがある。これを避けるには
、常に最大構成をとるようにする、また線連続するデバ
イスアドレス番号で端末装置を指定するために、入出カ
ポ−）ＰＫＧに接続される入出力装置を連続するデバイ
スアドレス番号に対応する固定的に定めた接続位置に接
続することが必要であった。したがって、入出力□
ボー）ＰＫＧに接続される入″担力装置を任意の接続位
置に接続するためには、・入出カポ−）ＰＫＧに接続さ
れる入出力装置の接続の有無を何らかの方法で知る必要
があり、入出力装置を連続したデバイでアドレス番号に
よりボート選択指定を行う方法が必要であった。However, in such a configuration, if the number of connected input/output devices changes for some reason, a missing device address number may occur. To avoid this, always use the maximum configuration and specify terminal devices with consecutive device address numbers. It was necessary to connect to corresponding fixedly defined connection positions. Therefore, in order to connect the input/output device connected to the PKG to an arbitrary connection position, it is necessary to check in some way whether or not the input/output device connected to the PKG is connected. There was a need for a method for specifying boat selection by address number for consecutive input/output devices.
〔発明の詳細な説明〕
本発明はこの点を改良するもので、入出力制御装置にお
いて入出カポ−）ＰＫＧＩＣ複数台の入出力装置を接続
する場合に、入出力装置をデバイスア・ドレス番号に対
応する固定的に定めた接続位置に接続しなくとも、入出
力装置の接続されるデバイスアドレス番号を連続し゛て
使用できる入出力ボート選択方式を提供することを目的
とする。[Detailed Description of the Invention] The present invention improves this point, and when connecting multiple input/output devices (input/output capo) PKGIC in an input/output control device, the input/output device is assigned a device address number. It is an object of the present invention to provide an input/output boat selection method that allows device address numbers to be connected to input/output devices to be used continuously without being connected to corresponding fixedly determined connection positions.
本発明は、マイクロ命令制御のもとに動作する人出ガ制
御装置において、複数の入出力ボートＰＫＧの実装の有
無を読取る第一の入出力ボート実装状態読取手段と、入
出カポ−）ＰＫＧに接続される複数台の入出力装置の接
続の有無を読取る第二の入出力ボート実装状態読取手段
と、入出力装置′・・、。The present invention provides a first input/output boat mounting state reading means for reading whether or not a plurality of input/output boat PKGs are mounted, and a first input/output boat mounting state reading means for reading whether or not a plurality of input/output boat PKGs are mounted, in a crowd control device that operates under microinstruction control. second input/output board mounting state reading means for reading whether or not a plurality of connected input/output devices are connected; and input/output devices'.
置を唯一に選択するためのボート選択レジスタと、その
出力に結ばれたボート選択手段とを含み、マイクロ命令
制御のもとに上記第一および第二の入出力ボート実装状
態読取手段により読取った入出力ＰＫＧの実装状態の有
無と入出力装置の接続の有無に従って連続したデバイス
アドレス番号から選択すべき入出力装置を所定の演算に
より決定してボート選択レジスタを設定するように構成
したことを特徴とする。a boat selection register for uniquely selecting the location, and a boat selection means coupled to its output, read by the first and second input/output boat implementation state reading means under microinstruction control; The device is characterized in that the input/output device to be selected is determined by a predetermined calculation from consecutive device address numbers according to the implementation status of the input/output PKG and the connection of the input/output device, and the boat selection register is set. shall be.
本発明の一実施例を図面に基づいて説明する。 An embodiment of the present invention will be described based on the drawings.
第１図は、本発明一実施例の要部ブロック構成図である
。第１図は、マイクロ命令制御のもとに動作する端末制
御装置において、装着自在な入出カポ−）ＰＫＧに接続
される複数台の端末装置をシステム構成にしたがって連
続したデバイスアドレス番号によりボート選択指定する
場合を示すものである。第１図で、１は１バイト幅のボ
ート選択レジスタであり、この上位５ビツト（アダプタ
選択信号）をデコーダ２に導く。このデコーダ２０３２
通りの出力を３２個の各入出カポ−）ＰＫ０３ｏ〜３３
１の実装位置にそれぞれ対応して導くとともに、この入
出カポ−） Ｐ Ｋ Ｇ ３．〜３３．の実装置・置に
上記ボート選択レジスタｌの下位３ビツト（ボート選択
信号）を共通に導く。唆た、°５は記憶回路であり、各
入出カポ−） Ｐ Ｋ Ｇ ３ｏ〜３５１の実装位置に
対応してそれぞれ１ワード（８ビツト）の記憶エリアを
有する８ビツト幅５２ワードのＲムＭで構成される。FIG. 1 is a block diagram of main parts of an embodiment of the present invention. Figure 1 shows how, in a terminal control device that operates under microinstruction control, multiple terminal devices connected to a freely attachable input/output capo (PKG) are selected and designated by consecutive device address numbers according to the system configuration. This shows the case when In FIG. 1, 1 is a 1-byte wide boat selection register, and its upper 5 bits (adapter selection signal) are led to a decoder 2. This decoder 2032
32 input/output ports) PK03o~33
3. Input/output capo) P K G 3. ~33. The lower 3 bits (boat selection signal) of the boat selection register I are commonly led to the actual device/location. 5 is a memory circuit, which is an 8-bit wide 52-word RM having a memory area of 1 word (8 bits) corresponding to the mounting position of each input/output capacitor (PKG 3o to 351). Consists of.
また、７は端末制御装置の中核でありマイクロ命令制御
動作に必要なマイクロ命令取出実行部、演算部、アダプ
タ制御部、″端末制御装置と上位のデータ処理装置（Ｃ
ＰＵ）および主記憶装置（Ｍ１１！Ｍ）とのインタフェ
ース部を含んだ制御部であり、との制御部７内の演算部
と第一の入出力ボート実装状態読取信号ａと第二の入出
力ボート実装状態読取信号すとボート選択レジスタ１と
記憶回路５とは１バイト幅のデータバス８で接続されて
３５１の実装置状態を示し、第二の入出力ボート実装状
態読取信号すは１ワードの信号で端末装置の実装状態を
示す。In addition, 7 is the core of the terminal control device, and includes a microinstruction fetch execution unit, an arithmetic unit, an adapter control unit, which is the core of the terminal control device, and which is necessary for microinstruction control operations.
PU) and the main storage device (M11! The boat mounting state read signal is connected to the boat selection register 1 and the memory circuit 5 by a 1-byte wide data bus 8 to indicate 351 actual device states, and the second input/output boat mounting state read signal is 1 word. This signal indicates the installation status of the terminal device.
ここで、端末制御装置は入出カポ−） Ｐ Ｋ Ｇ ３
゜〜３３１の実装位置として３２個所あり、システム構
成に依って決まる台数の端末装置Ｔ、〜Ｔ８（最大者８
台）を各入出力ボートＰ Ｋ Ｇ ３ｏ〜３５．内で任
意の接続位置に接続可能な構成となっている。Here, the terminal control device is an input/output capo) P K G 3
There are 32 mounting positions for ゜~331, and the number of terminal devices T, ~T8 (maximum 8) determined depending on the system configuration.
) for each input/output boat P K G 3o~35. It is configured so that it can be connected to any connection position within the unit.
このような回路で、システム構成により必要とする端末
装置を入出カポ−） Ｐ Ｋ Ｇ ３ｏ〜３５１の任意
の接続位置に接続可能とし、連続して指定するデバイス
アドレス番号によってボートの選択を行うには端末装置
の実装状態を知る必要がある。そのために、動作開始に
先だって入出カポ−）ＰＫＧ３ｏ〜３５．の実装、未実
装状態を全実装位置に対して行い、さらに端末装置の接
続の有無を調べる。With such a circuit, it is possible to connect the terminal device required depending on the system configuration to any connection position of PKG 3o to 351, and to select the boat by consecutively specified device address numbers. needs to know the implementation status of the terminal device. Therefore, before starting operation, input/output capo) PKG3o to 35. The mounted and unmounted states are checked for all mounting positions, and the presence or absence of a terminal device connection is also checked.
すなわち、まず、第一の入出力ボート実装状態読取信号
ａをデータバス８の算下位ビットを経由して制御部７内
の演算部に読取る。これＫより、入出力ボートＰ Ｋ
（） ３ｏ〜３３．の→装の有無に対応した第一の入出
力ボート実装状態読取信号ａの（０）２または（１）２
を判別し、入出力ボートＰＫＧが未実装の場合には入出
力ボートＰ Ｋ Ｇ ３ｏ〜３３゜の実装位置に対応し
た記憶回路５の記憶エリア１ワードにデータバス８経由
でボート実装状態として未実装を、意味するオール０を
格納する。入出カポ−）ＰＫＧが実装の場合には第二の
入出力ボート実装状態読取信号すによりデータバス８を
経由して制御部７内の演算部に読取る。これＫより、入
出力ボートＰ Ｋ （） ３ｏ〜３３．の実装位置に対
応した記憶回路５内の記憶エリアの１ワードに端末装置
置の実装状態がデータバス゛・８経由で格納する。この
結果、記憶回路５には入出カポ−） Ｐ Ｋ ０３０〜
３３１の全実装位置に対応したそれぞれに接続されてい
る端末装置の接続の有無が準備される。That is, first, the first input/output board mounting state read signal a is read to the arithmetic unit in the control unit 7 via the arithmetic lower bit of the data bus 8 . From this K, input/output boat P K
() 3o~33. → (0) 2 or (1) 2 of the first input/output board mounting status read signal a corresponding to the presence or absence of the
If the input/output boat PKG is not mounted, it is stored in one word of the storage area of the memory circuit 5 corresponding to the mounting position of the input/output boat PKG from 3o to 33° as a board mounted state via the data bus 8. Stores all 0s to indicate the implementation. If the input/output port (input/output port) PKG is mounted, it is read by the second input/output port mounting state read signal to the arithmetic unit in the control unit 7 via the data bus 8. From this K, input/output boats P K () 3o~33. The mounting state of the terminal device is stored in one word of the storage area in the memory circuit 5 corresponding to the mounting position of the terminal device via the data bus 8. As a result, the memory circuit 5 has an input/output capo) PK 030~
The presence or absence of connection of the terminal devices connected to each of the mounting positions of 331 is prepared.
午のことを第２図に基づいて詳しく説明する。The horse will be explained in detail based on Figure 2.
第２図は入出カポ−）ＰＫＧ３ｏ〜３５．の詳細である
。また、第２図でＲはプルアップ回路、ｌＯは端末装置
の接続状態を設定するレジスタをそれぞれ示す。いま、
各人中カボート。Ｐ Ｋ Ｇ ３．〜３３．にボート選
択レジスターにより各入出カポ−） Ｐ Ｋ Ｇ ３゜
〜３！１１を選択する入出力ボート選択信号８０〜Ｓａ
ｔが送られた時のみプルアップ回路によシ第一の入出力
ボート実装状態読取信号ａの読取りが有効となる。した
がって、実装位置に入出カポ−）ＰＩＧ３ｏ〜３．、が
実装の場合に第一の入出力ボート実装状態読取信号ａに
（０）２が読取られ、入出力ボートＰ Ｋ ０３ｇ 〜
３ｓ、が未実装の場合には゛（１）２が読取られる。Figure 2 shows input/output capo) PKG3o~35. The details are as follows. Further, in FIG. 2, R indicates a pull-up circuit, and IO indicates a register for setting the connection state of the terminal device. now,
Kabot in each person. P K G 3. ~33. Input/output boat selection signal 80~Sa to select each input/output port) PKG 3゜~3!11 using the boat selection register.
Only when t is sent, the pull-up circuit becomes valid for reading the first input/output board mounting state read signal a. Therefore, the input/output capo) PIG3o to 3. , is mounted, (0)2 is read in the first input/output boat mounting state read signal a, and the input/output boat P K 03g ~
If 3s is not implemented, ``(1)2'' is read.
第二の入出力ボート実装状態読取は第一の入出力ボート
実装状態読取信号ａが（０）２の時にイネーブルとなる
１バイト幅のレジスタｌＯに、その入出力ボートＰＫＧ
３゜〜３１．に接続される端末装置の接続状態を予め設
定しておくことにより端末装置の接続状態が第二の入出
力ボート実装状態読取信号すに読取られる。To read the second I/O boat mounting state, the I/O boat PKG is stored in the 1-byte wide register lO, which is enabled when the first I/O boat mounting state read signal a is (0)2.
3°~31. By setting in advance the connection state of the terminal device connected to the terminal device, the connection state of the terminal device can be read by the second input/output board mounting state reading signal.
第３図に、入出カポ−） Ｐ Ｋ Ｇ ３ｏ〜３３．に
接続される端末装置の接続状態を第二の入出力ボート実
装状態読取信号すで読取ったとき、および記憶回路５へ
格納するときのデータ例について示す。In Figure 3, the input and output capo) P K G 3o~33. Examples of data when the connection state of the terminal device connected to the terminal device is read by the second input/output board mounting state read signal and when it is stored in the storage circuit 5 will be shown.
但し、「０」は端末装置が未接続、「１」は端末装置の
接続を示し、０ビツト目から７ビツト目までの格納デー
タ「１」、「０」、「１」、「０」、「１」「１」、「
０」、「１」が端末装置Ｔ、〜Ｔ６の接続状態をそれぞ
れ示す。However, "0" indicates that the terminal device is not connected, "1" indicates that the terminal device is connected, and the stored data from the 0th bit to the 7th bit is "1", "0", "1", "0", "1""1""
0" and "1" indicate the connection states of the terminal devices T and T6, respectively.
次に、連続したデバイスアドレス番号から端末装置の接
続状態に従ってボート選択レジスタ１に格納する値の設
定方法について説明する。これらの計算はマイクロ命令
制御により制御部７内の演算部で行われる。ここで、ボ
ート選択レジスタ１の下位３ビツトはボート選択信号と
して直接複数の入出カポ−） Ｐ Ｋ Ｇ、３８〜′３
５．に接続され、各入出カポ−） Ｐ Ｋ （） ３８
〜３５．内で複数台の端末装置（最大８台）のうちの１
台を選択するのに使用される。Next, a method of setting a value to be stored in the boat selection register 1 according to the connection state of the terminal device from consecutive device address numbers will be explained. These calculations are performed by the arithmetic unit in the control unit 7 under microinstruction control. Here, the lower 3 bits of the boat selection register 1 are directly used as a boat selection signal for multiple input/output ports (PKG, 38-'3).
5. connected to each input/output capo) P K () 38
~35. One of multiple terminal devices (maximum 8) within
Used to select a platform.
ボート選択レジスタ１に格納する値の計算方法はｎ番目
（０オリジン）の入出カポ−） Ｐ Ｋ Ｇ３ｎ−。The method of calculating the value to be stored in the boat selection register 1 is the nth (0 origin) input/output capo) PK G3n-.
で社以下に示す通りとなる。The results are as shown below.
■ ボート選択レジスタ１の上位５ビツトにｎに相当す
る２進表示の値を格納し、下位３ビツトを０クリアする
。(2) Store the binary value corresponding to n in the upper 5 bits of boat selection register 1, and clear the lower 3 bits to 0.
■ 上位装置（ａｐｔｒ）から与えられ制御部７内に記
憶されたデバイスアドレス番号（工ＯＤ）に＋１加算し
く ＩＯＤ＋１ ）とする。これはデバイスアドレス番
号が０オリジンであるためである。(1) Add +1 to the device address number (OD) given from the host device (APTR) and stored in the control unit 7 to make it (IOD+1). This is because the device address number is 0 origin.
■ ｎ番目の入出力ボートＰ Ｋ Ｇ ３．、に対応す
る記憶回路５の記憶エリアから端末接続状態の格納され
たｎ番目のデータワードを読出し、０ビツト目の値をデ
バイスアドレス番地（工ＯＤ）から引算する。■ nth input/output boat P K G 3. , the nth data word in which the terminal connection state is stored is read out from the storage area of the storage circuit 5 corresponding to , and the value of the 0th bit is subtracted from the device address (OD).
■ 上記■の演算の結果が（ＩＯＤ＋１）＝ｏビット目
の値の場合には、ボート選択レジスタｌの下位３ビツト
は０クリア状態のままで第一の端末装置が選択される。(2) If the result of the above operation (2) is (IOD+1)=the value of the o-th bit, the first terminal device is selected with the lower three bits of the boat selection register l remaining cleared to 0.
■ 上記■の演算の結果が（ＩＯＤ＋１））０ビツト目
の値で引算の余りがＲ１となる場合には、さらにＲ４か
ら１ビツト目の値を引算する。(2) If the result of the above operation (2) is (IOD+1)) the value of the 0th bit and the remainder of the subtraction is R1, then the value of the 1st bit is further subtracted from R4.
■ 上記■の演算の結果がＲ１＝１ビット目の値の場合
には、ポート選択レジスタ１の下位−’１１１１．・
３ビツトに＋１加算する。これにより第二の端末装置が
選択される。■ If the result of the above operation (■) is R1 = the value of the 1st bit, then the lower half of port selection register 1 -'1111. - Add +1 to 3 bits. This selects the second terminal device.
■ 上記■の演算の結果がＲ５〉１ビツト目の値で引算
の余りがＲ２となる場合には、ポート選択レジスタ１の
下位３ビツトに＋１加算し、Ｒ２を使用して第三、第四
、・・・・・・第への端末装置を決定するために■、■
の演算を同様に繰り返す。■ If the result of the operation in (■) above is R5>the value of the 1st bit and the remainder of the subtraction is R2, add +1 to the lower 3 bits of port selection register 1, and use R2 to select the third and third bits. 4. To determine the terminal device for...■,■
Repeat the calculation in the same way.
以上の結果、連続して与えられたデバイスアドレス番号
からポート選択レジスタ１へ格納する値を計算すること
ができる。すなわち、第５図に示す記憶回路５のデータ
で示すと、デバイスアドレス番号（工ＯＤ）が・０・番
目を示す「０」であると第３図の０ビツトすなわち第一
番目の端末装置Ｔ１が選択され、デバイスアドレス番号
（工ＯＤ）が一番目を示す「１」であると第３図の２ビ
ット目すなわち第三番目の端末装置Ｔ５が選択され、連
続するデバイスアドレス番号（工ＯＤ）で固定位置に端
末装置が接続されていない場合でも端末装置を指定でき
る。As a result of the above, the value to be stored in the port selection register 1 can be calculated from the continuously given device address numbers. That is, according to the data in the memory circuit 5 shown in FIG. 5, if the device address number (OD) is "0" indicating the 0th bit, the 0 bit in FIG. 3, that is, the first terminal device T1. is selected, and if the device address number (OD) is "1" indicating the first one, the second bit, that is, the third terminal device T5 in FIG. You can specify a terminal device even if it is not connected to a fixed location.
−３゜、、□誓。ＡＳＫおい７．７＝２．イ７ア、。-3゜,,□Oath. ASK hey 7.7=2. I7a.
レス番号で指定する端末装置数が入出カポ−）ＰＫＧに
接続されている端末装置の数を越えないかどうかのチェ
ックをする必要がある。It is necessary to check whether the number of terminal devices specified by the response number does not exceed the number of terminal devices connected to the input/output PKG.
以上説明したように本発明によれば、端末制御装置の入
出カポ−）ＰＫＧに複数台の端末装置を接続する場合に
、接続位置が異なる場合にも連続したデバイスアドレス
番号により端末装置の選択が可能となる。これにより、
システム構成の設計に自由度が増加して、一種類の設計
で多くの需要に応じることができるようになるとともに
、運用開始後にシステム構成に変更が生じる場合にも、
変更を制約する条件が少なくなり、顧客の要望に対応で
きる自由度が増す利点がある。As explained above, according to the present invention, when a plurality of terminal devices are connected to a PKG (input/output capo) of a terminal control device, selection of the terminal devices is possible using consecutive device address numbers even if the connection positions are different. It becomes possible. This results in
This increases the degree of freedom in designing the system configuration, making it possible to meet many demands with one type of design, and even when changes occur to the system configuration after the start of operation.
This has the advantage of reducing the number of conditions that restrict changes and increasing the degree of freedom to respond to customer requests.
第１図は本発明一実施例の要部ブロック構成図。
第２図は入出カポ−）Ｉ’ＫＧの詳細図。
第３図は記憶回路のデータ例を示す図。
１・・・ポート選択レジスタ、２・・・デコーダ、３ｏ
〜３３、・・・入出カポ−）ＰＫＧ、５・・・記憶回路
、７・・・制御部、８・・・データバス、１０・・・レ
ジスタ。
特許出願人 日本電気株式会社
代理人 弁理士 井 出 直 孝FIG. 1 is a block diagram of main parts of an embodiment of the present invention. Figure 2 is a detailed diagram of the input/output capo) I'KG. FIG. 3 is a diagram showing an example of data in a memory circuit. 1... Port selection register, 2... Decoder, 3o
~33,... input/output capo) PKG, 5... storage circuit, 7... control unit, 8... data bus, 10... register. Patent applicant: NEC Corporation Representative Patent attorney: Naotaka Ide
Claims (1)
パッケージと、 この端末装置を選択指定するデータ値を格納するボート
選択レジスタと を備え、 演算部では、端末装置を選択指定するための上位装置か
ら与えられるデバイスアドレス番号情報により上記デー
タ値を格納して上記端末装置を指定する 入出力ポート選択方式において、 上記入出力ボートパッケージの実装状態読取手段と、 上記端末装置の接続状態読取手段と、 この読取手段からの読取情報を格納する記憶回路と 全備え、 演算部では、上記デバイスアドレスｉ号情報を上記記憶
回路の読取情報により接続されている端末装置番号に変
換し、上記入出力ボート選択レジスタに上記データ値と
して格納するように制御する ことを特徴とする 入出力ポート選択方式。(1) Equipped with a freely attachable input/output boat package for connecting a terminal device, and a boat selection register for storing data values for selecting and specifying this terminal device. In an input/output port selection method in which the terminal device is designated by storing the data value based on device address number information given from the input/output port, the input/output boat package includes a mounting state reading means for the input/output boat package, a connection state reading means for the terminal device, The arithmetic unit includes a memory circuit for storing the read information from the reading means, and converts the device address number i information into a connected terminal device number based on the read information from the memory circuit, and selects the input/output port. An input/output port selection method characterized in that the input/output port selection method is controlled so that the above data value is stored in a register.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10575482A JPS58222325A (en) | 1982-06-18 | 1982-06-18 | System for selecting input and output port |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10575482A JPS58222325A (en) | 1982-06-18 | 1982-06-18 | System for selecting input and output port |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58222325A true JPS58222325A (en) | 1983-12-24 |
Family
ID=14416020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10575482A Pending JPS58222325A (en) | 1982-06-18 | 1982-06-18 | System for selecting input and output port |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222325A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987006369A1 (en) * | 1986-04-18 | 1987-10-22 | Fanuc Ltd | Method of assigning a board slot number |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5699502A (en) * | 1980-01-11 | 1981-08-10 | Hitachi Ltd | Logical process input/output control |
| JPS5791091A (en) * | 1980-11-27 | 1982-06-07 | Meisei Electric Co Ltd | Additional function data providing system |
-
1982
- 1982-06-18 JP JP10575482A patent/JPS58222325A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5699502A (en) * | 1980-01-11 | 1981-08-10 | Hitachi Ltd | Logical process input/output control |
| JPS5791091A (en) * | 1980-11-27 | 1982-06-07 | Meisei Electric Co Ltd | Additional function data providing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1987006369A1 (en) * | 1986-04-18 | 1987-10-22 | Fanuc Ltd | Method of assigning a board slot number |
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