JPS5821919A - Pulse amplifying circuit - Google Patents

Pulse amplifying circuit

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JPS5821919A
JPS5821919A JP56121225A JP12122581A JPS5821919A JP S5821919 A JPS5821919 A JP S5821919A JP 56121225 A JP56121225 A JP 56121225A JP 12122581 A JP12122581 A JP 12122581A JP S5821919 A JPS5821919 A JP S5821919A
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voltage
switching element
trqd
transistor
output
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Toyoshi Kawada
外与志 河田
Hisashi Yamaguchi
久 山口
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Fujitsu Ltd
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Fujitsu Ltd
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT

Abstract

PURPOSE:To obtain a sharp output pulse voltage waveform, by using an up- switching element to a field effect transistor and a down-switching element to a bipolar transistor respectively. CONSTITUTION:When the input voltage Vi of a high level is applied to an input terminal 1 at the time t1, the base voltage of a down-transistor TRQd increases to turn on the TRQd. Thus the gate voltage of an up-MOST.Qu is set at a ground level. When the voltage Vi has a fall at the time t2. The base voltage of the TRQd is dropped down to the ground level to turn off the TRQd. Thus a current (C) flows to charge the collector-emitter output capacity Cc of the TRQd. As a result, the TRQd is turned on at the time t3 and a current (B) charges the negative capacity Co of a display device. In this case, the output capacity Cc of a bipolar transistor is small, and accordingly the rise time constant of the output pulse voltage Vo is reduced down to 1/16-1/12. Thus the waveform of the voltage Vo becomes sharp.

Description

【発明の詳細な説明】 本発明はパルス増輻廁踏、仲にプラズマディスプレイパ
キJIL/(以下1’DPと略称する)や電場発光素子
(以下KLと略称する)などの表示装置すなわち容量性
負荷を駆動するため曇こ用いられるに電圧パルス増幅回
路に闘する。
DETAILED DESCRIPTION OF THE INVENTION The present invention is applicable to pulse amplification, display devices such as plasma displays (hereinafter abbreviated as 1'DP) and electroluminescent devices (hereinafter abbreviated as KL), etc. Voltage pulse amplification circuits are often used to drive loads.

従来、上記のような表示装置を駆動するために用いられ
ていたパルス増幅回路は例えば第1図に示すようなもの
であった。すなわちこれは第1のスイッチング素子Qu
(以下アップスイッチング索子と呼J:)と第2のスイ
ッチング素子Qd (以下ダウンスイッチング素子と呼
ぶ)を主とし、上記アップスイッチング索子Q、jit
よび リンギング防止用の第1のダイオードD□とで1
種のカソードフロワを拳式してなる部分の出力端子2と
、抵抗RQおよびダウンスイッチング索子Qaからなり
、1種のインバータを形成してなる部分の点Pとの間に
導通路を与える112のダイオードD、を*Mしてなる
回路を構*L、該刈路の入力亀子1には例えば波高値が
5V程度の入カバルス電圧Viを加え1出力端子2から
例えば波^値が100V程度の出力パルス電圧Voを取
り出すものである。
Conventionally, a pulse amplification circuit used to drive the above-mentioned display device is shown in FIG. 1, for example. That is, this is the first switching element Qu
(hereinafter referred to as an up-switching element J) and a second switching element Qd (hereinafter referred to as a down-switching element);
and the first diode D□ for ringing prevention.
112 providing a conductive path between the output terminal 2 of a part formed by a fist-type cathode floor of the type and a point P of a part formed by a resistor RQ and a down-switching cable Qa, forming a type of inverter 112 A circuit is constructed by *M*L with a diode D, and an input voltage Vi having a peak value of, for example, about 5V is added to the input terminal 1 of the cutting path, and from output terminal 2, an input voltage Vi having a peak value of, for example, about 100V is applied. The output pulse voltage Vo is taken out.

ところで、上記スイッチング素子も及び偽としては、一
般にバイポーラトランジスタや第2図(a)に示すよう
な絶縁ゲート形電界効果トランジスタを用いた回路方式
が考えられている。ただしこの第2図(a)および前記
第1図の回路において、3は100V程度の直流電源電
圧■8を、また4は5v程度のゲートバイアス電圧V。
By the way, circuit systems using bipolar transistors or insulated gate field effect transistors as shown in FIG. 2(a) are generally considered as switching elements. However, in this circuit of FIG. 2(a) and the circuit of FIG. 1, 3 is a DC power supply voltage of about 100 V (8), and 4 is a gate bias voltage V of about 5 V.

を、それぞれ供給する端子であり、coとして示したも
のは前記表示素子の等価容量である。
, respectively, and what is shown as co is the equivalent capacitance of the display element.

この第2図(a)の回路において入力端子1に波高値が
5vなる第2図(b)に示したような入力パルス電圧V
iを加えた時、Q−がオンになるため出力パルス電圧V
Oはイとして示したグランドレベルに落ちる。この場合
、抵抗R0とMo5T−Qd を矢印ハのように流れる
電流は、矢印口を通って流れる負荷への供給電流とは無
関係な無効電流であるため、可能なかぎや小さくするこ
とが望ましい。そのため抵抗Raを大きくすることが考
えられる。ところがMo5T−Qd(以下ダウンMO3
Tとも呼ぶ)が、Mo3T ’ Qu (以下アップM
O5Tとも呼ぶ)と同様に例えば0.5v程度の電流壷
こ耐えるような大電力型のものであれば、該MO5T−
Qdのソース・ドレイン間出力容*C+は例えば100
〜200PF程度の大きな値を有する。仮に抵抗R6が
例えばIOKΩの値を有するものであるならば、RQ’
Cd槓で決まる時定数丁は1〜2μsec程度となるた
めに、第2図(b)中でtrとして示した時間にあける
出力パルス電圧V。
In the circuit of FIG. 2(a), the input pulse voltage V as shown in FIG. 2(b) with a peak value of 5V is applied to the input terminal 1.
When i is applied, Q- turns on, so the output pulse voltage V
O falls to the ground level shown as A. In this case, the current flowing through the resistor R0 and Mo5T-Qd as shown by the arrow C is a reactive current that is unrelated to the current supplied to the load flowing through the arrow port, so it is desirable to make it as small as possible. Therefore, it is conceivable to increase the resistance Ra. However, Mo5T-Qd (hereinafter referred to as down MO3
) is Mo3T' Qu (hereinafter referred to as up M
For example, if it is a high power type that can withstand a current of about 0.5V, the MO5T-
For example, the output capacitance between the source and drain of Qd *C+ is 100
It has a large value of ~200PF. If the resistor R6 has a value of, for example, IOKΩ, then RQ'
Since the time constant determined by Cd is approximately 1 to 2 .mu.sec, the output pulse voltage V at the time shown as tr in FIG. 2(b).

の立上が9は非常になまってしまってシャープなもので
なくなってしまう。
The rise of 9 becomes very dull and no longer sharp.

またアップおよびダウンスイッチング素子としてバイポ
ーラトランジスタを用いるならば、後述するようにバイ
ポーラトランジスタの出力容量は小さいために出力パル
ス電圧Voの立上がりはよくなるがバイポーラトランジ
スタでは周知のように少数+ヤリアの蓄積効果が存在す
るので、前記した9つ抜は電流を生じてしまうという欠
点がある。
Furthermore, if bipolar transistors are used as up and down switching elements, the rise of the output pulse voltage Vo will be better because the output capacitance of the bipolar transistor is small, as will be explained later, but as is well known, bipolar transistors have an accumulation effect of minority + yaria. Therefore, the above-mentioned nine-hole extraction has the disadvantage that it generates a current.

本発明はこうした点に鑑みてなされたもので、電源と出
力端子との間につながれたアップスイッチング素子と該
アップスイッチング素子の出力端子と接地間につながれ
たダイオードおよび上記出力端子とアップスイッチング
素子の入力端子との間に導通路を与えるダイオードを有
すると共に、前記アップスイッチング素子の入力端子と
接地開会こつながれたダウンスイッチング素子を有する
パルス増幅回路において、前記アップスイッチング素子
を電界効果トランジスタとすると共に、ダウンスイッチ
ング素子としてバイポーラトランジスタを用いたことを
特徴とするパリス増幅回路を提供するものであって、第
3図(a) 、 (b)の図面を用いて詳述する。
The present invention has been made in view of these points, and includes an up-switching element connected between a power supply and an output terminal, a diode connected between the output terminal of the up-switching element and ground, and a diode connected between the output terminal and the up-switching element. A pulse amplification circuit having a diode providing a conductive path between the up-switching element and the input terminal, and a down-switching element connected to the input terminal of the up-switching element to ground, wherein the up-switching element is a field effect transistor; This invention provides a Paris amplifier circuit characterized by using a bipolar transistor as a down switching element, and will be described in detail with reference to the drawings in FIGS. 3(a) and 3(b).

第3図(a)は本発明に係るパルス増幅回路の一実施例
を示す回路図であって、前記第211(−と同等部位に
は同一記号を付して示しである。
FIG. 3(a) is a circuit diagram showing an embodiment of the pulse amplifying circuit according to the present invention, in which parts equivalent to the 211th (-) are given the same symbols.

第31!1(a)が特徴とする主な点は、アップスイ。The main feature of No. 31!1(a) is the upsweep.

チング素子屯は少数中ヤリア蓄積効果のないMo5Tを
用いると共に、ダウンスイッチング素子偽としては出力
容量の小さなバイポーラトランジスタを使用している点
である。
The switching element is made of Mo5T, which does not have a bias accumulation effect, and the down-switching element is a bipolar transistor with a small output capacitance.

な珈当該第3図ωのアップMO8T−Q、、としてはそ
のために端子3勘よび4に印加される各電圧−2Vaの
極性は正でなければならない。しかし上記アップMO8
T’Quとしてpチャンネル型を、またダウンスイッチ
ング素子すなわちダウントランジスタQ−としてpnp
 IIを用いることもでき、その場合には上記各電圧%
、 Vcの極性は負とすればよい。
Therefore, the polarity of each voltage -2Va applied to terminals 3 and 4 must be positive. However, the above-mentioned up MO8
A p-channel type is used as T'Qu, and a pnp type is used as a down switching element, that is, a down transistor Q-.
II can also be used, in which case each of the above voltages %
, the polarity of Vc may be negative.

以下では第3図(a)の回路図に従ってアップMOs’
rQuとしてはnチャンネn/型を、またダウントラン
ジスタとしてはnpnllを用いた例によって説明する
Below, according to the circuit diagram of Fig. 3(a), the up MOs'
An example in which an n-channel n/type is used as rQu and npnll is used as the down transistor will be explained.

まず時間tを横軸にして描いたタイミングチャートすな
わち第3図(b)において、tlなる時刻に、113図
(4)の回路の入力端子1に高しベ〜の入力端子v轟が
印加されたとする。かくすれば13図(ω中の    
          ダウントランジスタ偽のベース電
圧は例えばα7v程度に上昇し、その結果、該ダウント
ランジスターはオン状態となる。すると点pの電位、し
たがってアップMO5T−QIlのゲート電圧はグラン
ドレベルに接地される。
First, in the timing chart drawn with time t as the horizontal axis, that is, in FIG. 3(b), at time tl, a high level input terminal V is applied to the input terminal 1 of the circuit in FIG. 113(4). Suppose that Thus, Figure 13 (in ω)
The base voltage of the down transistor false rises to about α7v, for example, and as a result, the down transistor turns on. Then, the potential at point p, and therefore the gate voltage of up MO5T-QIl, is grounded to the ground level.

ところでこのアップMO5T−Quはエンハンスメント
型であって、そのしきい値電圧は例えば+3Vであるの
で該MO5T−電はオフ状態にちゃ、その結果、出力端
子2の電圧Voは第311(b)の時刻t1に見られる
ように低レベルにある。
By the way, this up-MO5T-Qu is an enhancement type, and its threshold voltage is, for example, +3V, so the MO5T- is turned off, and as a result, the voltage Vo at the output terminal 2 becomes the voltage Vo of No. 311(b). It is at a low level as seen at time t1.

ここで第311(dの時Mt、に勘いて上記入力電圧V
iが立ち下がると、 ダウントランジスタQ4のベース電圧はグラントレーe
:/&/に落ち、その結果、該トランジスターはオフ状
態となる。
Here, considering the 311th (Mt when d), the above input voltage V
When i falls, the base voltage of down transistor Q4 becomes Grantley e
:/&/, resulting in the transistor being turned off.

この場舎電源端子3からは抵抗−を介して、上記トラン
ジスターのコレフタルエミッタ間出力容量CCを充電す
るための電流が矢印ハを示したように流れるのであるが
、それによって該容量Cc両端の電圧すなわちアップM
O3T−Quのゲ1ト電圧は上昇して行く。
A current for charging the corephthal emitter output capacitance CC of the above-mentioned transistor flows from this power supply terminal 3 through the resistor as shown by arrow C. Voltage i.e. up M
The gate voltage of O3T-Qu increases.

このためにMMO8T−Q、は時1s tsにおいてオ
ン状態とな9、電源端子3から該MO5T−Q、を介し
て譲れる電流は矢印口で示したように表示装置の負荷容
量co中に流れて該容量Coを充電する。
For this reason, MMO8T-Q is in the ON state at 1s ts9, and the current yielded from the power supply terminal 3 through the MO5T-Q flows into the load capacitance co of the display device as shown by the arrow. to charge the capacitor Co.

のであって前記第2図(51)中で示したMO8T−Q
u。
MO8T-Q shown in FIG. 2 (51) above
u.

Qaと同様に0.5A程度の大電流に耐えるものであっ
ても、一般にバイポーラトランジスタのコレフタルエミ
ッタ間出力容量Ccは小さく、例えば15PF程度に納
まるものであり、MO5Tの出力容量C−の一〜−程度
である。
Even if it can withstand a large current of about 0.5A like Qa, the corephtal-emitter output capacitance Cc of a bipolar transistor is generally small, for example, about 15PF, and the output capacitance C- of MO5T is small. It is about ~-.

そのために上記時刻1.にあける出カバにスミ圧の立上
がり時定数はやはり一〜−程度に短縮されるので、事実
上出力パルス電圧Voの波形は1113図(b)に見ら
れるようにシャープなものとすることができる。
For this reason, the above time 1. Since the rise time constant of the output cover and the sumi pressure is shortened to about 1 to -, the waveform of the output pulse voltage Vo can be made sharp as shown in Fig. 1113 (b). .

以上に述べた本発明に係るパルス増幅回路では上述した
ようにシャープな出力バルス電圧波形が得られるために
実用上多大の効果が期待できる。
In the pulse amplification circuit according to the present invention described above, a sharp output pulse voltage waveform can be obtained as described above, so that great practical effects can be expected.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は表示装置を駆動するために用いられていた従来
の回路、第2図(−はスイッチング素子としてMO5T
を用いた回路例、そして嬉2図(b)は該回路例の人出
力パルス波形を示す図であり、第3図(−は本発明に係
るパルス増幅回路、IB3図(b)は該回路の動作を示
すタイミングチャートである。 l:入力端子、2:出力端子、3,4:電圧供給端子、
番−九一ム−Co ’表示素子の容量性負荷、Cc:バ
イポーラトランジスタのコレフタルエミッタ間容量、D
、、D、:ダイオード、Qu ”アップスイッチング素
子、Qa:ダウンスイッチング素子。 −!二ン′ 第1I! 第2図CQ) 第2図(1)) 第3 (D
Figure 1 shows a conventional circuit used to drive a display device, and Figure 2 (- indicates MO5T as a switching element.
Figure 3 (-) is a pulse amplification circuit according to the present invention, Figure 3 (b) is a diagram showing the human output pulse waveform of the circuit example, and Figure 3 (b) is a diagram showing the human output pulse waveform of the circuit example. It is a timing chart showing the operation of 1: input terminal, 2: output terminal, 3, 4: voltage supply terminal,
No.-91-Co' Capacitive load of display element, Cc: Corephtal-emitter capacitance of bipolar transistor, D
,,D,: diode, Qu '' up switching element, Qa: down switching element.

Claims (1)

【特許請求の範囲】[Claims] 電源と出力端子との間につながれたアップスイッチング
素子とaI7ツプスイツチング素子の出力端子と接地間
につながれたダイオード勘よび上記出力端子とアップス
イッチング素子の入力端子との間に導通路を与えるダイ
オードを有すると共に上記電源とアップスイッチング索
子の入力端子間にバイアス用の抵抗を備え、かつ前記ア
ップスイッチング索子の入力端子と接地間につながれた
ダウンスイッチング素子を有するパルス増幅−路に画い
て、上記アップスイッチング索子として電界効果トラン
ジスタを用いると共に、ダウンスイッチング素子として
、バイポーラトランジスタを用いたことを特徴とするパ
ルス増幅−路。
an up-switching element connected between the power supply and the output terminal; a diode connected between the output terminal of the aI7 switching element and ground; and a diode providing a conductive path between the output terminal and the input terminal of the up-switching element. A pulse amplification path having a biasing resistor between the power supply and the input terminal of the up-switching cable and a down-switching element connected between the input terminal of the up-switching cable and ground; A pulse amplification path characterized in that a field effect transistor is used as a switching element and a bipolar transistor is used as a down switching element.
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Cited By (1)

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Publication number Priority date Publication date Assignee Title
KR101001282B1 (en) 2008-07-18 2010-12-14 충남대학교산학협력단 L-band high speed pulsed high power amplifier using ldmos fet

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