JPS58215780A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はセグメントアドレスのデータ処理装置（−関
し、特（−セグメント間のブランチ方式（−係わるもの
である。

〈背　景〉 オフィスコンピュータを初めとする小型コン、ピユータ
では処理単位が１６ピツト程度のものが一般的で、アド
レス情報としても能率上１６ビツト（−限定されると６
４にバイトのアドレス能力を持つＣ１過ぎなくなる。そ
のためセグメント分割方式を導入し、アドレス情報とし
てセグメントアドレスと、セグメント内のオフセット、
ブトレスとから構成されるものが多い。この場合セグメ
ント間のプランｙ−Ｍ能が必装となるが、単にメモリ上
の物理アドレス（：てセグメントアドレス、オフセット
アドレスを示してブランチを行うのが最も単純である。

しかしこの場合はブランチ先のセグメントはメモリ上ｌ
：存在しなければセグメント・プランを命令を発するこ
とができないし、実メモリの容置以上のプログラムを実
行することができない。

また最近では小型コンピュータの分野でも多重プログラ
ミングが要求されており、メモリの使用効率上仮想アド
レス空間（：よる論理アドレスの導入が必要となってき
ている。

論理アドレスの導入法として、従来技術ではページング
制御方式があるが、これは実メモリ上の存在の有無、対
応する物理アドレス情報を有するテーブルを全論理ペー
ジに対して用意せねばならず、また全命令のアドレス生
成に対し効率よく動作せねばならないため、連想メモリ
等の道具室ても大変であり、小型コンピュータＣ二連し
た方式とは云えない。

〈発明の概要〉 そこでこの発明の目的はメモリ上（−オーバレイ対象と
なる複数個のセグメントを設定し、これらのメモリ上（
二存在するセグメントに対してのみ論理アドレス、物理
アドレスの対応テーブルを置くことＣ二より、論理アド
レス制御テーブルを小さくし、メモリ効率を上げ、また
道具室ても小さい、論理アドレスＣ：よるセグメントブ
ランチを可能にしたデータ処理装置を提供することＣ二
ある。

この発明（＝おいてはプログラムを常駐部と複数個のプ
ログラムセグメントに分割し、各セグメントに論理セグ
メントアドレスを割付ける。メモリ上にはプログラムの
常駐部エリア以外に複数個のオーバーレイセグメントを
用意する。そしてメモリ上のオーバーレイセグメントの
数だけエントリーを有し、その各エントリー（二は対応
するオーバーレイセグメントの物理アドレスと、そのセ
グメントに収容されているプログラムセグメントの論理
セグメントアドレスとの対応を示した論理セグメントテ
ーブル（ＬＳＴ）をメモリ上に設ける。

次シ：その論理セグメントテーブルのメモリ上のアドレ
ス情報を有する論理セグメントテーブルディスクリツク
（Ｌ８ＴＤ）を設ける。論理セグメン　　′トチープル
（ＬＳＴ）はプログラム毎（−独立（二設けることが可
能で、複数個メモリ上（＝存在することができるようし
、各論理セグメントテーブル（ＬＳＴ）を示す論理セグ
メントテーブルディスクリブタ（Ｌ８ＴＤ）を複数個用
意する。従って論理セグメントアドレスはＬ８ＴＤ情報
を含めた情報とする。

上記のプログラムセグメント間のブランチのために、プ
ランを先のプログラムセグメントが有する論理セグメン
トアドレスとセグメント内のオフセットアドレス情報を
有するセグメントブランチ命令（８Ｂ命令）を設ける。

その８Ｂ命令の実行Ｃ二より命令がもつ論理セグメント
アドレスからＬＳＴＤ情報を取出し、対象Ｌ８ＴＤが示
す論理セグメントテーブルを参照し、論理セグメントテ
ーブル上１＝登録されている論理セグメントアドレス内
に命令が示す論理セグメントアドレスが合致するものが
存在するかどうか探索する手段を設ける。この探索手段
（二より論理セグメントテーブル上（ユ合致する論理セ
グメントアドレスが在れば、対応するメモリ上のオーバ
ーレイセグメントＣニブランチ先のプログラムセグメン
トが存在することからオーバーレイセグメントの物理ア
ドレスと命令がもつオフセットアドレス（二よりブラン
チするためのブランチ制御手段を設ける。また上記探索
手段Ｃ二て論理セグメントテーブル上（ユ合致するセグ
メントが存在しなければメモリ上にはブランチへ 先のプログラムセグメントが存在しないことがら割込を
発生させるための割込手段を設ける。

〈実施例〉 次に図面なｔ照してこの発明の詳細な説明を行う。第１
図（−この発明の装置にて実行されるプログラムの構成
例を示す。プログラムは常駐部１１と５個のプログラム
セグメント１２ａ〜１２ｅがら成り、これらプログラム
セグメントは各々の論理セグメントアドレス（Ｌ８Ａ）
としてＡ、Ｂ。

Ｃ，Ｄ、Ｂが割付けられている。

第２図はメモリ上に設けられた上記プログラムの収容セ
グメントで、常駐セグメン）　１３　（：、はプログラ
ムの常駐部１１を収容し、３ケのオーバーレイセグメン
ト■、■、■には５個のプログラムセグメン）１２ａ〜
１２ｅの中３ヶのプログラムセグメントを収容するため
のものである。

こＪｌらのオーバーレイセグメントの管理を行うため（
二メモリ上に第３図で示す論理セグメントテーブル（Ｌ
ＥＴ　）を用意する。論理セグメントテーブルはヘッダ
一部と３ケのオーバーレイセグメントに対応する３つの
エントリ一部から成り、ヘッダ一部には論理セグメント
テーブルのエントリー数、空セグメントを探索するため
のサーチ開始ポインタ情報を収容し、各エントリー４：
は対応するオーバーレイセグメントに収容されたプログ
ラムセグメントの論理セグメントアドレスと、オーバー
レイセグメントの物理アドレスと、Ｒビット、Ｌビット
、Ｕビットの制御フラッフとを収容する。

その物理アドレスは２バイト、即ち１６ビツトの情報だ
が下位Ｃ二４ビットのＯを付加して２０ビツト（：拡張
して使用される。

第４図は論理セグメントテーブル（Ｌ８Ｔ）のアドレス
情報を有する論理セグメントテーブルディスクリブタ（
Ｌ８ＴＤ）をす０からす７までの８ヶ設けて、各々異な
る論理セグメントテーブル（ＬＥＴ）を示す。そごで論
理セグメントアドレス（ＬＳＡ）は１にビットの中の３
ピツトを、論理セグメントテーブルディスクリプタ（Ｌ
　Ｓ　Ｔ　Ｄ）番号情報を示すよう（ニする。従ってこ
の実施例ではメモリ上（二８ケまでのプログラムが各々
異なる論理セグメントテーブル（ＬＥＴ）を有して共存
することが可能である。

＄５図はセグメントプランｆ（８Ｂ）命令の命令形式で
１６ビツトから成り８ビツトの命令コードと、各４ビツ
トの（）Ｒｘ、ＧＲ，フィールドを有する。ＧＲＸはブ
ランチ対象のプログラムセグメントが有する論理セグメ
ントアドレス（ＬＳＡ）を収容する汎用レジスタを示し
、ＧＲｙはセグメント内のオフセットアドレスを収容す
る汎用レジスタを示す。

〈構　成〉 第６図（；この実施例のハードウェア構成を示す。

メモリ１４はメモリアドレスバス１５とメモリデータバ
ス１６とに結合される。メモリ１４から読出された命令
、データは各々命令レジスタ（ＩＲ）２５、続出データ
レジスタ（ＲＤＲ）２４（二収容される。メモリ１４へ
の書込データは書込データレジスタ（Ｗｌ）Ｒ）２６＋
ユ収容される。メモリアドレスは命令のアドレスを収容
する命令アドレスカウンタ（ＰＣ）４３とメモリアドレ
スレジスタ（ＭＡＲ）４４に収容され、選択器４２とア
ドレ°スゲート群４８を介してメモリアドレスバス１１
に乗せられる。汎用レジスタ（ＧＲ）　２３は、各々１
６ビツトから成り１６個存在するが、そのアドレスは命
令レジスタ（ＩＲ）２５から与えられる。作業レジスタ
群（ＷＫＲ）２２は各々２０ビツトから成り、各種制御
情報を収容する。メモリ１４上（１在る論理セグメント
プランル（Ｌ８Ｔ）の物理アドレス２０ビツトを収容す
る論理セグメントテーブルディスクリブタ（Ｌ８ＴＤ）
２０は８ヶ存在し、そのアドレスは３ビツトから成り、
Ｌ８ＴＤアドレスレジスタ２１より与えられる。

これらの情報を乗せるパスとして各２０ビツト幅のＡバ
ス５０　、Ｂパス５１．Ｃバス５２が在り、各々図のよ
うＣ：各レジスタ（−結合される。

シフト選択器２７はＡバス５０の２０ビツトのデータを
そのまま演算器２８に渡す機能と、Ａパス５０上の下位
１６ビツトを４ビツト上方にシフトし、４ビｊ／）のＯ
を下位に付加して演算器２８に渡す機能とが選択して動
作できる。演算器２８はＡバス５０上のデータをシフト
選択器２７を介して受け、それをＢバス上のデータと演
算してその結果をＣバス５２に乗せる。演算器２８は１
６ビツトの論理演算、加減算と、物理アドレス生成のた
め２０ビツトの加減算能力とを有する。アドレス更新器
４５は命令アドレスカウンタ（ＰＣ）４３又はメモリア
ドレスレジスタ（ＭＡＲ）４４を選択器４２にて選択さ
れたものをマイクロ命令にて指定された更新値Ｃ二て更
新す−る。その結果は選択器４１を介して命令アドレス
カウンタ（ＰＣ）４３又はメモリアドレスレジスタ（Ｍ
ＡＲ）４５にセットされる。これらの八−ドウエア構成
要素を制御するためにマイクロ命令アドレス生成器３０
と、マイクロプログラムを収容する制御メモリ３１と、
マイ−クロ命令を収容するマイクロ命令レジメタ３２と
、マイクロ命令をデコードして各へ−ドウェア構成要素
ζ二対する制御信号を発生するマイクロ命令デコーダ３
３とが設けられている。

マイクロ命令アドレス生成器３０は命令レジスタ（Ｉ　
Ｒ）　２５の内容を信号線５３を介して受け、また論理
セグメン）　（Ｔ、　８　Ｔ　）エントリー数を収容す
るカウンタ４６のカウント終了情報、Ｃバス５２の状態
を監視して演算器２８の出力が全てＯであることを検出
するゼロステータス４７の状態、マイクロ命令が有する
ブランチアドレス情報を受けて次に実行すべきマイクロ
命令のアドレスを出力する。マイクロプログラムによる
命令の実行の制御は次のように行われる。命令アドレス
カウンタ（ＰＣ）４３を選択器４２、アドレスゲート群
４８を介してメモリ１４（二命令アドレスを送り、命令
を命令レジスタ（ＩＲ）２５１−続出しながらアドレス
更新器４５（−より＋２の更新を行い、選択器４１を介
して再び命令アドレスカウンタ（ＰＣ）４３（ニセット
することにより命令アドレスの更新を行う。命令レジス
タ（ＩＲ）２５に収容された命令コードは、マイクロ命
令アドレス生成器３０により命令コードに対応する命令
実行ルーチンの開始アドレスが生成され、命令実行ルー
チンが起動される。第５図のセグメントブランチ（８Ｂ
）命令の実行ルーチンは次の処理を行う。

（１）命令レジスタ（ＩＲ）２５に収容されたＧＲｘフ
ィールドにより汎用レジスタ（ＧＲ）　２３よりＧＲＸ
の内容、即ちブランチ先のプログラムセグメントの論理
セグメントアドレス（ＬＳＡ）をＢバス５１＋：％＝せ
、Ｌ８ＴＤアドレスレジスタ２１１−Ｌ　Ｓ　Ｔ　Ｄ番
号情報をセットし論理セグメントテーブルディスクリブ
タ（Ｌ８ＴＤ）２０より論理セグメントテーブルアドレ
ス情報を続出しＣバス５２、選択器４１を介してメモリ
アドレスレジスタ（ＭＡＲ）４４１：セットする。

（２）　　メモリアドレスレジスタ（ＭＡＲ）４４の論
理セグメントテーブルアドレスをメモリアドレスとして
メモリ１４上の論理セグメントテーブルへラダーからＬ
ＳＴエントリー数を続出し、続出データレジヌタ（ＲＤ
　Ｒ）　２４、Ａパス５０、シフト選択器２７、演算器
２８、Ｃバス５２を介してカウンタ４６にセットする。

同時にアドレス更新器４５（−より＋６の更新を行う。

次に（３）項の探索処理が行われる。

（３）　　次にメモリアドレスレジスタ（ＭＡＲ）４４
のＬＳＴアドレス（−より論理セグメントテーブル上の
■セグメントのエントリーから順Ｃ：登録されている論
理セグメントアドレス（ＬＳＡ）を続出データレジスタ
１（ＤＲ２４１−続出し汎用レジスタ（ＧＲ）２３のＧ
ＲＸの内容なりバス５１に乗せて演算器２８（：て８Ｂ
命令の論理セグメントアドレスと論理セグメントテーブ
ル上の論理セグメントアドレスとの比較を行う。合致す
るとゼロステータス４７嘔二よりマイクロ命令アドレス
生成器３０は（４）項のブランチ処理のアドレスを出力
する。合致しない場合はカウンタ４６の更新と、メモリ
アドレスレジスタ（ＭＡＲ）４４の＋６更新を行い論理
セグメントテーブル（ＬＳＴ）上の次のエントリーの論
理セグメントアドレス（ＬＳＡ）を読出しＧＲｘの論理
セグメントアドレス（ＬＳＡ）との比較を繰返す。

かよう嬬二してカウンタ４６のカウント終了情報をマイ
クロ命令アドレス生成器３０が検出すると、（５）項の
割込処理のアドレスを出力する。

（４）　　論理セグメントテーブル（ＬＳＴ）上に合致
したエントリーが在ればブランチ対象のプログラムセグ
メントが対応するオーバーレイセグメント仁収容されて
いることから、次のブランチ処理が行われる。メモリア
ドレスレジスタ（ＭＡＲ）４４の内容を＋２更新して対
応するエントリーの物理アドレスを続出データレジスタ
（ＲＤＲ）２４に読出す。命令レジスタ（ＩＲ）２５＋
−在るＧＲｙフィールド（二より汎用レジスタ（ＧＲ）
２３よりＧＲｙのもつセグメント内のオフセットアドレ
スなりバス５１を介して演算器２８（−送る。続出デー
タレジスタ（ＲＤＲ）２４の物理アドレスはＡパス５０
を介しシフト選択器２７にて下位に４ビツトを付加して
２０ビツトの物理セグメントアドレス各ユして演算器２
８にてオフセットアドレスとの加算を行いプランテアド
レスを生成して命令カウンタ（ＰＣ）４３（ニーセット
する。

（５）論理セグメントテーブル（ＬＳＴ）上（ユ合致し
たエントリーが無ければ、次の割込処理により割込を発
生し、ソフトウェアにて対象プログラムセグメントのロ
ードを実行する。命令カウンタ（Ｐ　Ｃ）　４３は２０
ビツトの物理アドレスであることから、これをセグメン
トアドレスとオフセットアドレスと仁分解してメモリ１
４上の退避エリアに退避する。命令カウンタ（ＰＣ）４
３を選択器４２、Ｃバス５２を介して作業レジスタ！（
ＷＫＲ）２２（ニ一度収容する。作業レジスタ群（ＷＫ
Ｒ）２２の他のレジスタには現物珪セグメントアドレス
を常に収容しておく。

作業レジスタ群（ＷＫＲ）２２に退避した命令物理アド
レスから現物理セグメントアドレスを演算器２８（二て
減算しオフセットアドレスが得られる。現物理セグメン
トアドレスとこのオフセットアドレスをメモリ１４上に
退避し、メモリ１４上のソフトウェアの割込処理の開始
アドレス情報を読出して命令カウンタ（ＰＣ）４３（二
セットする。

かよう（ニしてソフトウェアの割込処理が起動されると
、第３図の論理セグメントテーブル（ＬＳＴ）上のエン
トリーの中から空エントリーが在るかどうか調べる。そ
の際使用されるのが各エントリーのＲビット、Ｌビット
、Ｕビットの制御フラッグである。各ビットは１のとき
次の意味をもつ。

Ｒピット：常駐セグメントを示す。ソフトウェアにて管
理される。従ってＲ＝１のオー バーレイセグメントはロード対象セグ メントとすることはできない。

Ｌビット：Ｌ＝１のオーバーレイセグメントはあるプロ
グラムセグメントをロード中で あることを示す。従って上記のマイク ロプログラムによる（４）項のブランチ処理Ｃ二て命令
の論理セグメントアドレス（ＬＳＡ　）と合致しても、
Ｌに１のときはプランブーを実行゛できないことから（
５）項の割込処理を起動する処置を行う必要がある。そ
れ故Ｌ＝１のオーバー レイセグメントもロード対象セグメン トとはならない。

Ｕビット：使用状況を表わす制御フラッグで、上記のマ
イクロプログラムの（４）項のプランデ処理にてプツン
テ実行前（：Ｕ＝１とする処置を追加する。即ちＵ＝１
の オーバーレイセグメントは最近使用さ れたことを示すので、なるべくロード 対象セグメントとはしない方が望まし い。

ロード対象セグメントは論理セグメントテーブルのヘッ
ダ一部に在るサーチ開始ポインタが示すエントリーより
Ｒ，Ｌ、Ｕの各制御フラッグが全″ＣＯであるエントリ
ーを探索して求められる。この１回目の探索中（二探索
途上の各エントリーのＵビットを０４ユリセツトする。

１回目の探索でＲ＝Ｌ＝Ｕ＝０のエントリーが見つから
ない場合は２回目の探索を行う。かようにしてＲ＝Ｌ＝
Ｕ＝０のエントリーが見つかると、該当エントリーの論
理セグメントアドレス部（：は目的の論理セグメントア
ドレス（ＬＳＡ）をセットし、Ｌビットを１にして目的
のプログラムセグメントのロードを行う。またこのとき
サーブ−開始ポインタを該当エントリーの次を示すよう
シー更新する。

上記のロード対象セグメントの探索は、マイクロプログ
ラムのの）項Ｃ二て割込処理Ｃ二先立ってマイクロプロ
グラム６ユて実行させることも可能である。

かよう（ニしてメモリ１４には１４２図１ユ示すように
、３ケのオーバーレイセグメントしか存在しなくても、
！ｉ８１図の５ケのプログラムセグメントを有するプロ
グラムの実行が可能となる。また第４図（：示すよう（
１複数個のプログラムが各々論理セグメントテーブルを
持ってメモリ１４上に共存して実行することができる。

各プロ、ダラムは各自の論理セグメントテーブル上で実
行するだけでなく、他のプログラムが有する論理セグメ
ントテーブルを使用して他のプログラムが持つサブルー
チンなどを利用することができ、メモリ効率の向上が図
れる。

なおセグメントサブルーチンコール命令Ｃユ関しては、
９４５図のセグメントプランｆ（ＳＢ）命令と同様の形
式で有することができる。

作業レジスタ群２２内（−現在実行中の論理セグメント
アドレスを収容しておき、８Ｂ命令実行時に上記の（４
）項のブランチ処理にてブランチ先の論理セグメントア
ドレスを作業レジスタ群２２にセットする処理を追加す
る。

セグメントブランチコール命令実行時（−は、命令内の
ＧＲｘ、ＧＲｙが有するブランチ先の論理セグメントア
ドレス（Ｌ８Ａ）、オフセットアドレス情報と、上記の
現論理セグメントアドレスと、命令カウンタ（ＰＣ）４
３よ°リオフセットアドレスを抜き出してセグメントプ
ランデ命令中のＧＲｘ。

ＧＲｙの内容と交換する。セグメントブランチコール命
令Ｃ二て起動されたサブルーチンのリターン命令はＧＲ
ｘ、ＧＲｙ（ユ退避されたＬ８Ａとオフセットアドレス
情報（−よる８Ｂ命令を実行すればよい。

【図面の簡単な説明】

第１図はこの発明の装置Ｃユて実行されるプログラムの
構成例を示す図、第２図はメモリ上Ｃ：設けるセグメン
トの構成例を示す図、第３図はこの発明の実施例におけ
る論理セグメントテーブル（ＬＥＴ）の形式を示す図、
第４図はこの発明の実施例の論理セグメントアドレス（
Ｌ８Ａ）の形式と論理セグメントテーブルディスクリプ
タ（Ｌ８ＴＤ）と論理セグメントテーブル（ＬＥＴ）と
の関係を示す図、第５図はこの発明の実施例のセグメン
トプランデ命令（ＳＢ命令）の形式を示す図、第６図は
この発明の実施例のハードウェア構成例を示すブロック
図である。 １４：メモリ、１５：メモリアドレスバス、１６：メモ
リデータバス、２０：論理セグメントテーブルデスクリ
プタ（Ｌ８Ｉ１１′Ｄ）、２１　：Ｌ８ＴＤアドレスレ
ジスタ、２２：作業レジスタ群（ＷＫＲ）２３：汎用レ
ジスタ（ＧＲ）、２４：続出データレジスタ（ＲＤＲ）
、２５：命令□レジスタ（ＩＲ）、２６：＠込データレ
ジスタ（ＷＤＲ）、　　′２７：シフト選択器、−２８
：演算器、３０：マイクロ命令アドレス生成器、３１：
制御メモリ、３２：マイクロ命令レジスタ、３３：デコ
ーダ、４１．４２：選択器、４３　：ＰＣ，４４：ＭＡ
Ｒ。 ４５ニアドレス更新器、４６：カウンタ、４７：ゼロス
テータス、４８ニアドレスゲ一ト群、５０：Ａパス、５
１：Ｂバス、５２：Ｃバス。 特許出願人　　日本電気株式会社 代理人　草軒　卓 ′）ｆｙ１図 才３図 ７４　図 才５図

Claims (1)

【特許請求の範囲】
1. （１）　　メモリ上に複数個のセグメントと、そのメモ
   リ上に存在するそのセグメントの物理アドレスと論理セ
   グメントアドレスとの対応情報をもつ論理セグメントテ
   ーブルと、その論理セグメントテーブルが存在する上記
   メモリ上のアドレス情報を有する論理セグメントテーブ
   ルディスクリプタと、ブランチ先のアドレス情報として
   上記論理セグメントテーブルディスクリプタ情報を含む
   論理セグメントアドレスとセグメント内のオフセットア
   ドレスを有するセグメントブランチ命令と、そのセグメ
   ントブランチ命令が有する論理セグメントディスクリブ
   タ情報から対応するディスクリブタを参照し、そのディ
   スクリブタが示す論理セグメントテーブル（−てその命
   令の論理セグメントアドレスが存在するかどうか探索す
   る手段と、その探索平膜（−て合致するセグメントが存
   在した場合（：は物理アドレスを使用−てプランブーす
   る手段と、上記探索手段仁て合致するセグメントが存在
   しない場合の割込手段とを有するデータ処理装置。