JPS58209194A - Method of connecting via solder leadless chip carrier to printed circuit board - Google Patents
Method of connecting via solder leadless chip carrier to printed circuit boardInfo
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- JPS58209194A JPS58209194A JP9231082A JP9231082A JPS58209194A JP S58209194 A JPS58209194 A JP S58209194A JP 9231082 A JP9231082 A JP 9231082A JP 9231082 A JP9231082 A JP 9231082A JP S58209194 A JPS58209194 A JP S58209194A
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- Japan
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- circuit board
- printed circuit
- solder
- chip carrier
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
本発明はリードレスチップキャリヤとプリント回路基板
とのはんだ接続方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a method for soldering a leadless chip carrier to a printed circuit board.
従来、セラミックで構成されているリードレスチップキ
ャリヤと熱膨張係数の異なるガラス・エポキシ等のプリ
ント回路基板とをはんだにより接続する場合、温度サイ
クノトの印加によりはんだ接続部に発生する大きなせん
断彪力を緩和させるためにはんだの盛り上り部分の高さ
を高くする方法が提案されている。この方法ははんだ接
続用バンドにはんだを高く盛り上げるため、盛り上げる
はんだ1を増すと、隣合うはんだ接続用バンドの間には
んだブリッジが発生したり、パッドからはんだが流れ落
ちるなどの事故が発生しけんた高さを一定にコントロー
ルすることが困難となり、その−結果はんだ接続部に太
きなせん断応カが発生し、はんだの疲労をまねき接続部
の信頼性を損う欠点を有していた。Conventionally, when connecting a leadless chip carrier made of ceramic to a printed circuit board made of glass, epoxy, or other materials with different coefficients of thermal expansion by soldering, it is necessary to reduce the large shear force generated at the solder joint due to the application of temperature cycles. In order to alleviate this problem, a method has been proposed in which the height of the solder swelling portion is increased. In this method, the solder is piled up high on the solder connection band, so if the amount of solder piled up is increased, accidents such as solder bridges occurring between adjacent solder connection bands and solder flowing down from the pads may occur. As a result, large shear stress occurs in the solder joint, which leads to fatigue of the solder and impairs the reliability of the joint.
本発明は上記欠点を除去したリードレスチップキャリヤ
とプリント回路基板とのけんた接続方法を掃供するもの
で、リードレスチップキャリヤの端子と対向するはんだ
接続用パッドの周囲にフィルム状のフォトレジスト層を
隆起させて形成し、パッドに臨むフォトレジスト層の窪
みにはんだを流し込み、該窪み内に盛り上げられたはん
だにリードレスチップキャリヤの端子を接続することを
特徴とするものである。The present invention provides a method for easily connecting a leadless chip carrier and a printed circuit board, which eliminates the above-mentioned drawbacks. This method is characterized in that solder is poured into the recesses of the photoresist layer formed in a raised manner and facing the pads, and the terminals of the leadless chip carrier are connected to the solder raised in the recesses.
次に本発明の一実施例について図面を参照して説明する
。Next, an embodiment of the present invention will be described with reference to the drawings.
第1図(a)は一般的なリードレスチップキャリヤをは
んだ接続するだめのパッドを含むプリント回路基板の部
分平面図で、10はガラス・エポキシ等からなるプリン
ト回路基板で、11は銅箔等からなるはんだ接続用パッ
ドである。FIG. 1(a) is a partial plan view of a printed circuit board including pads for soldering a general leadless chip carrier, where 10 is a printed circuit board made of glass, epoxy, etc., and 11 is a printed circuit board made of copper foil, etc. It is a solder connection pad consisting of.
第1図の)は第1図(a)に示すブリ/上回路W板10
を用いてリードレスチップキャリヤをはんだ接続した状
態の部分断面図で、12はセラミックからなるリードレ
ステップキャリヤ、16はり一トレスチップキャリャ1
2の端子、14は64Sn/36Pb等からなるはんだ
である。) in FIG. 1 is the bridge/upper circuit W board 10 shown in FIG. 1(a).
12 is a leadless chip carrier made of ceramic, and 16 is a tres chip carrier.
Terminal 2 and 14 are solder made of 64Sn/36Pb or the like.
第2図(a)は本発明におけるプリント回路基板”′1
0′の部分平面図でプリント回路1&1o’上にはパッ
ド110部分を除いた周囲に隆起させてフィルム状のフ
ォトレジスト層20を形成し、パッド11に臨むフォト
レジスト層20に窪み20aを形成したものである。FIG. 2(a) shows the printed circuit board "'1" according to the present invention.
In the partial plan view of 0', a film-like photoresist layer 20 is formed on the printed circuits 1 &1o' in a raised manner except for the pad 110 area, and a recess 20a is formed in the photoresist layer 20 facing the pad 11. It is something.
第2図(b)は第2図(a)に示すプリント回路基板1
0′を用いてリードレスチップキャリヤをはんだ接続し
た状態の部分断面メで、本発明のはんだ接続方法は次の
通りである。すなわち、第2図(a)。FIG. 2(b) shows the printed circuit board 1 shown in FIG. 2(a).
The solder connection method of the present invention is as follows, showing a partial cross-section of a state in which a leadless chip carrier is soldered using 0'. That is, FIG. 2(a).
伽)に示すようにフォトレジスト層20の窪み20a内
にはんだ14を流し込んで盛り上げ、そのはんだ14で
リードレステップキャリヤ12の端子13とブリット回
路基板10′のパッド11との間を接続する。As shown in FIG. 2, solder 14 is poured into the recess 20a of the photoresist layer 20 and raised, and the solder 14 connects the terminal 13 of the leadless step carrier 12 and the pad 11 of the bullet circuit board 10'.
本実施例によればフォトレジスト層20の膜厚ははんだ
接続用パッド11よりも厚く構成されるため、はんだの
盛り上りの高さを高く確保できる。According to this embodiment, since the photoresist layer 20 is thicker than the solder connection pad 11, it is possible to ensure a high solder bulge height.
壕だ本実施例によればフォトレジスト層20の膜厚は約
100μm位までは可能であることから、はんだの盛り
上り高さとしてはそれ以上が期待でき゛ることになる。According to this embodiment, the thickness of the photoresist layer 20 can be up to about 100 .mu.m, so it is expected that the solder build-up height will be greater than that.
以上説明したように、本発明はプリント回路基板上に形
成したフォトレジスト層の窪みにはんだを流し込んで盛
り上げるので、はんだ量のコントロールが容易で、かつ
はんだの盛り上り高さを高くできるだめにはんだ接続部
のせん断応力を緩和でき、リードレスチップキャリヤの
はんだ接続部の信頼性を高める効果がある。As explained above, in the present invention, solder is poured into the recesses of the photoresist layer formed on the printed circuit board to build up the solder. This has the effect of alleviating shear stress at the connection portion and increasing the reliability of the solder connection portion of the leadless chip carrier.
第1図(a)は一般的なり−ドレスチップキャリヤをは
んだ接続するだめのパッドを含むプリント回路基板の部
分平面図、第1図(b)は一般的なリードレスチップキ
ャリヤとプリント回路裁板をはんだ接続した状態の部分
断面図、第2図(a)は本発明におけるプリント回路基
板の部分平面図、第2図(b)は本発明の一実施例で、
フィルム状のフォトレジスト層を有するプリント回路基
板を用いてリードレスチップキャリヤをはんだ接続した
状態の部分断面図である。
10′・・・基板、11・・はんた接続用バット、12
・・・リードレスチップキャリヤ、13・・・リードレ
スチップキャリヤのA1;子、14・・・はんだ、20
・・フォトレジスト層、20a・・・フォトレジスト層
の窪与特許出願人 日本電気株式会社FIG. 1(a) is a partial top view of a printed circuit board including pads for soldering a typical leadless chip carrier, and FIG. 1(b) is a partial plan view of a typical leadless chip carrier and a printed circuit board. FIG. 2(a) is a partial plan view of the printed circuit board according to the present invention, and FIG. 2(b) is an embodiment of the present invention.
1 is a partial cross-sectional view of a solder connection of a leadless chip carrier using a printed circuit board with a film-like photoresist layer; FIG. 10'... Board, 11... Bat for solder connection, 12
...Leadless chip carrier, 13...A1 of leadless chip carrier, child, 14...Solder, 20
... Photoresist layer, 20a... Photoresist layer patent applicant NEC Corporation
Claims (1)
板にはんだで接続する方法において、プリント回路基板
上に形成されたフォトレジスト層の窪み内にはんだを流
し込み、窪み内に盛り上げられたはんだにリードレスチ
ップキャリヤの端子を接続することを特徴とするリード
レスチップキャリヤとプリント回路基板とのはんだ接続
方法。(1) In a method of directly connecting a leadless chip carrier to a printed circuit board by soldering, solder is poured into a depression in a photoresist layer formed on the printed circuit board, and the solder raised in the depression is attached to the leadless chip. A method for soldering a leadless chip carrier and a printed circuit board, the method comprising connecting terminals of the carrier.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9231082A JPS58209194A (en) | 1982-05-31 | 1982-05-31 | Method of connecting via solder leadless chip carrier to printed circuit board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9231082A JPS58209194A (en) | 1982-05-31 | 1982-05-31 | Method of connecting via solder leadless chip carrier to printed circuit board |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58209194A true JPS58209194A (en) | 1983-12-06 |
Family
ID=14050823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9231082A Pending JPS58209194A (en) | 1982-05-31 | 1982-05-31 | Method of connecting via solder leadless chip carrier to printed circuit board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58209194A (en) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4988077A (en) * | 1972-12-11 | 1974-08-22 | ||
JPS52144768A (en) * | 1976-05-27 | 1977-12-02 | Fujitsu Ltd | Method of connecting chip |
JPS5513986A (en) * | 1978-07-18 | 1980-01-31 | Citizen Watch Co Ltd | Ic mounting structure |
-
1982
- 1982-05-31 JP JP9231082A patent/JPS58209194A/en active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4988077A (en) * | 1972-12-11 | 1974-08-22 | ||
JPS52144768A (en) * | 1976-05-27 | 1977-12-02 | Fujitsu Ltd | Method of connecting chip |
JPS5513986A (en) * | 1978-07-18 | 1980-01-31 | Citizen Watch Co Ltd | Ic mounting structure |
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