JPS58207674A - サイリスタの製造方法 - Google Patents
サイリスタの製造方法Info
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- JPS58207674A JPS58207674A JP9049882A JP9049882A JPS58207674A JP S58207674 A JPS58207674 A JP S58207674A JP 9049882 A JP9049882 A JP 9049882A JP 9049882 A JP9049882 A JP 9049882A JP S58207674 A JPS58207674 A JP S58207674A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発り」の技術分野〕
本発明は、サイリスクの製造方法に関し、さらに詳しく
はライフタイムキラーの濃度分布を対称にしてサイリス
タ特許を改善する製造方法に関する。
はライフタイムキラーの濃度分布を対称にしてサイリス
タ特許を改善する製造方法に関する。
従来サイリスクのPNPN 4層構造を作るには、第1
図工程図Vこ示すような工程′fr:経ていた。すなわ
ち第1図(イ)のように、高比抵抗のN形7リコンの生
ウェハ1をとり、同図(r+)のようVこGaなどのP
形不純物を熱拡散させ(ベースP層2が形成されるので
ベース拡散というつてPNP 6層構造とする。次に同
図いうのように熱酸化してウェハ全面にシリコン酸化膜
6を形成した後、同図に)のように写真蝕刻法(PEP
技術技術上りベース層2表面のシリコン酸化膜6にカソ
ードエミッタ拡散用開口4を形成する。次に同図(ホ)
のようにエミッタ拡散にはPOCl3からのリン等のN
形不純物を部分的に拡散し、カンートエミノタ層5を形
成してPNPN 4層とした後、同図(へ)のようにシ
リコン酸化膜3全除去し、特に高速スイッチ用サイリス
クのベースN層乙のライフタイムを短縮させるなどの目
的で、金のような重金属8を拡散し、その後カソードエ
ミツタ層5にカンードを、ベース拡散により形成させた
アノードエミツタ層7にアノードを周知の方法により形
成するなどの組立Vこ移行しシイリスク全製造していた
。
図工程図Vこ示すような工程′fr:経ていた。すなわ
ち第1図(イ)のように、高比抵抗のN形7リコンの生
ウェハ1をとり、同図(r+)のようVこGaなどのP
形不純物を熱拡散させ(ベースP層2が形成されるので
ベース拡散というつてPNP 6層構造とする。次に同
図いうのように熱酸化してウェハ全面にシリコン酸化膜
6を形成した後、同図に)のように写真蝕刻法(PEP
技術技術上りベース層2表面のシリコン酸化膜6にカソ
ードエミッタ拡散用開口4を形成する。次に同図(ホ)
のようにエミッタ拡散にはPOCl3からのリン等のN
形不純物を部分的に拡散し、カンートエミノタ層5を形
成してPNPN 4層とした後、同図(へ)のようにシ
リコン酸化膜3全除去し、特に高速スイッチ用サイリス
クのベースN層乙のライフタイムを短縮させるなどの目
的で、金のような重金属8を拡散し、その後カソードエ
ミツタ層5にカンードを、ベース拡散により形成させた
アノードエミツタ層7にアノードを周知の方法により形
成するなどの組立Vこ移行しシイリスク全製造していた
。
しかしながら、得られた第6図のPNPN構造のサイリ
スク(アノードエミッタ層7.ベースN/i6、ヘース
P層2.カンードエミック層5)は、拡散させた金の濃
度分布が第4図に示すようになっていて、ベースN層6
における金の濃度分布が一様になっていない。すなわち
ベースNJmの7/−ト側の全濃度がカソード側の全濃
度より高くなっている。
スク(アノードエミッタ層7.ベースN/i6、ヘース
P層2.カンードエミック層5)は、拡散させた金の濃
度分布が第4図に示すようになっていて、ベースN層6
における金の濃度分布が一様になっていない。すなわち
ベースNJmの7/−ト側の全濃度がカソード側の全濃
度より高くなっている。
このようにベースN層における全濃度分布が一様でない
と、サイリスクの電圧阻止状態での特性か順方向逆方向
で対称にならなくなり、サイリスクを直列接続で使用す
る場合バランサとして用いる抵抗・コンデンサを大きな
ものにしなければならない。
と、サイリスクの電圧阻止状態での特性か順方向逆方向
で対称にならなくなり、サイリスクを直列接続で使用す
る場合バランサとして用いる抵抗・コンデンサを大きな
ものにしなければならない。
また従来の工程には全濃度分布が一様にならない原因が
存在するためVC1素子内で又は製品毎に順市用降下な
ど導通特性のバラツキが犬であるという欠点がある。
、 〔発明の目的〕 本発明の目的は、サイリスク構造においてベースN層の
ような主要不純物層のライフタイムキラーの機能を一様
にし、その結果特に電圧阻止状態の特性の順逆を対称に
するサイリスクの製造方法を提供することにある。
存在するためVC1素子内で又は製品毎に順市用降下な
ど導通特性のバラツキが犬であるという欠点がある。
、 〔発明の目的〕 本発明の目的は、サイリスク構造においてベースN層の
ような主要不純物層のライフタイムキラーの機能を一様
にし、その結果特に電圧阻止状態の特性の順逆を対称に
するサイリスクの製造方法を提供することにある。
従来工程においてベースN層の全濃度分布が一様になら
ないのは、ベースN層を中心としてアノード側にはアノ
ードエミ、り層だけが存在するのに対してカソード側に
はベースP層とカソードエミツタ層の2層があるためで
あり、さらに特にカソードエミツタ層がリンの高濃度層
でカソード側からの金の拡散がリンのゲッター作用によ
り阻止されるためである。その結果ベースN層の全濃度
がアノード」りで高くなりカッ〜ド側で低くなるという
現象が生じたものである。
ないのは、ベースN層を中心としてアノード側にはアノ
ードエミ、り層だけが存在するのに対してカソード側に
はベースP層とカソードエミツタ層の2層があるためで
あり、さらに特にカソードエミツタ層がリンの高濃度層
でカソード側からの金の拡散がリンのゲッター作用によ
り阻止されるためである。その結果ベースN層の全濃度
がアノード」りで高くなりカッ〜ド側で低くなるという
現象が生じたものである。
本発明はこの知見に基づき、重金属、放射線などのライ
フタイムキラーを拡散させたサイリスクを製造するにあ
たり、カソードエミツタ層と同じ不純物の−,11,’
J的層を、アノード(illの半導体表面の、 j’9
1+又は全面に形成してライフタイムキラー拡散の主要
目的層を中心としたPN構造を対称形に近つけ、次いで
ライフタイムキラーを拡散した後、+’+iJ記一時的
層を除去することを特徴とするサイリスタの製造方法を
提供するものである。
フタイムキラーを拡散させたサイリスクを製造するにあ
たり、カソードエミツタ層と同じ不純物の−,11,’
J的層を、アノード(illの半導体表面の、 j’9
1+又は全面に形成してライフタイムキラー拡散の主要
目的層を中心としたPN構造を対称形に近つけ、次いで
ライフタイムキラーを拡散した後、+’+iJ記一時的
層を除去することを特徴とするサイリスタの製造方法を
提供するものである。
第2図に本発明の実施例の工程図を示す。
第2図(イ)のように高比抵抗のN形シリコンの生ウニ
・・1を用意する工程、同図(ロ)のようにB、Gaな
とのP形不純物全熱拡散させベースP層2及びアノード
エミッタ層7′fr:形成し、PNP3層構造とする工
程、そして同図(ハ)のように熱酸化してウニ・・全面
C・こシリコン酸化膜6を被覆する工程の三丁稈は従来
例(第1図9の工程と変らない、本発明の第2図に)の
工程では、シリコン酸化膜6vこカソードエミ、り拡散
用量[コ4とアノード側の一時的層拡散用開口21とを
設けるために、円’r P技術により同時にシリコン酸
化膜6を選択除去する。その後、カソードエミ、り拡散
用開口14とアノード側一時的層拡散用開1]21とか
ら、POCl3などからのN形不純物を同時に拡散し、
カソードエミツタ層5と一時的層22ヲ形成する。
・・1を用意する工程、同図(ロ)のようにB、Gaな
とのP形不純物全熱拡散させベースP層2及びアノード
エミッタ層7′fr:形成し、PNP3層構造とする工
程、そして同図(ハ)のように熱酸化してウニ・・全面
C・こシリコン酸化膜6を被覆する工程の三丁稈は従来
例(第1図9の工程と変らない、本発明の第2図に)の
工程では、シリコン酸化膜6vこカソードエミ、り拡散
用量[コ4とアノード側の一時的層拡散用開口21とを
設けるために、円’r P技術により同時にシリコン酸
化膜6を選択除去する。その後、カソードエミ、り拡散
用開口14とアノード側一時的層拡散用開1]21とか
ら、POCl3などからのN形不純物を同時に拡散し、
カソードエミツタ層5と一時的層22ヲ形成する。
次に第6図(へ)のようにシリコン酸化膜6を除き、ラ
イフタイムキラーとして金8を拡散する。このようにラ
イフタイムキラーの拡散時のウニかは、一時的層22ヲ
加えてNPNPNの5層構造となっており、ライフタイ
ムキラー拡散の主要目的層であるベースN層6を中心と
してPN構造が対称になっている。そしてライフタイム
キラー拡散a、ヲ同一ソースで行なえばカンードエミ、
り層5と一時的層22の層厚及び不純物濃度も対称に近
くすることができる。
イフタイムキラーとして金8を拡散する。このようにラ
イフタイムキラーの拡散時のウニかは、一時的層22ヲ
加えてNPNPNの5層構造となっており、ライフタイ
ムキラー拡散の主要目的層であるベースN層6を中心と
してPN構造が対称になっている。そしてライフタイム
キラー拡散a、ヲ同一ソースで行なえばカンードエミ、
り層5と一時的層22の層厚及び不純物濃度も対称に近
くすることができる。
本発明においては、ライフタイムキラー拡散の散源が同
一でなくてもよい。即ち、第2図に)のカノードエミ、
り拡散用開口4を形成してカンードエミ、り拡散を行い
、しかる後アノード側一時的層拡散用開ロ21ヲ形成し
て同一ソースではないけ1シども同じN形不純物拡散に
より一時的層22を形成してもよい。
一でなくてもよい。即ち、第2図に)のカノードエミ、
り拡散用開口4を形成してカンードエミ、り拡散を行い
、しかる後アノード側一時的層拡散用開ロ21ヲ形成し
て同一ソースではないけ1シども同じN形不純物拡散に
より一時的層22を形成してもよい。
次に第2図(ト)のように、ライフタイムキラー拡11
父終了後、一時的層22は混酸(フッ酸と硝酸の混合液
)で除去してサイリスクのPNI)N4層構造とし、周
知の方法でアノード及びカソードを形成するなど以後の
組立工程に移行しサイリスクを完成する。
父終了後、一時的層22は混酸(フッ酸と硝酸の混合液
)で除去してサイリスクのPNI)N4層構造とし、周
知の方法でアノード及びカソードを形成するなど以後の
組立工程に移行しサイリスクを完成する。
ライフタイムキラーとしての重金層は金のほがNi 、
Fe 、Zn 、pt 、Cuなどの金属のようにライ
フタイムキラーとして既に知らノ′シまた知られるであ
ろう金属が含まれる。捷だライフタイムを短縮させる機
能は重金属拡散のほが電子線、α線、γ線などの放射線
照射による格子欠陥の発生により達成することができる
。
Fe 、Zn 、pt 、Cuなどの金属のようにライ
フタイムキラーとして既に知らノ′シまた知られるであ
ろう金属が含まれる。捷だライフタイムを短縮させる機
能は重金属拡散のほが電子線、α線、γ線などの放射線
照射による格子欠陥の発生により達成することができる
。
第5図には、本発明方法によった場合のアノードAとカ
ソードに間の全濃度の拡散プロファイルを示した。これ
に用いた試料はカソードエミツタ層拡散と同一ソースで
リンの一時的拡散層を形成して金拡散をさぜたものであ
る。この第5図(本発明方法)と第4図(従来方法)と
比1咬してわかるようVこライフタイム短縮の目的層で
あるベースN層(接合j1と接合32間)の全濃度のプ
ロファイルが対称に近づく。換島すればアノード側接合
Jlにおける全濃度とカッ〜ド側接合J2における全濃
度が略等しく j1j2間の全濃度がベースN層の中央
を中心として対称になっている。
ソードに間の全濃度の拡散プロファイルを示した。これ
に用いた試料はカソードエミツタ層拡散と同一ソースで
リンの一時的拡散層を形成して金拡散をさぜたものであ
る。この第5図(本発明方法)と第4図(従来方法)と
比1咬してわかるようVこライフタイム短縮の目的層で
あるベースN層(接合j1と接合32間)の全濃度のプ
ロファイルが対称に近づく。換島すればアノード側接合
Jlにおける全濃度とカッ〜ド側接合J2における全濃
度が略等しく j1j2間の全濃度がベースN層の中央
を中心として対称になっている。
放射線照射によりラフタイムを短縮させる場合において
も、ベースN層を中心として対称のPN構造を形成する
不発・明によって、欠陥の発生はアノード側カノード側
何れの側においても略同量となり対称に発生させること
が理解できよう。
も、ベースN層を中心として対称のPN構造を形成する
不発・明によって、欠陥の発生はアノード側カノード側
何れの側においても略同量となり対称に発生させること
が理解できよう。
以上ライフタイムキラーの濃度分布が対称となれば、?
IL圧阻止状態での特性、例えば高温でのアノードカソ
ード間の洩れ電流値が順逆いずiLの方向でも改善され
1だバラツキが少なくなる。そのためサイリスタを直列
に接続する場合にもバランサとして使用する抵抗やコン
デンサを小さなものですますことができる。
IL圧阻止状態での特性、例えば高温でのアノードカソ
ード間の洩れ電流値が順逆いずiLの方向でも改善され
1だバラツキが少なくなる。そのためサイリスタを直列
に接続する場合にもバランサとして使用する抵抗やコン
デンサを小さなものですますことができる。
またライフタイムキラーの濃度分布が対称に制御される
から必要以上に重金属を拡散させる必要もなくなる。そ
の結果導通特性、例えば電流を流したときの順電圧降下
の改善が言1られ発熱を小さくすることができるなどの
改善が得られる。
から必要以上に重金属を拡散させる必要もなくなる。そ
の結果導通特性、例えば電流を流したときの順電圧降下
の改善が言1られ発熱を小さくすることができるなどの
改善が得られる。
第1図は従来のサイリスタの製造工程図、第2図は本発
明のサイリスクの製造工程図、第6図はライフタイムキ
ラー(金)濃度分布を説明するためのサイリスク構造図
、第4図は従来方法の全濃度分布グラフ、第5図は本発
明の全濃度分布グラフである。 5・・・カソードエミツタ層、6・・・ベースN層、8
・・・重金属(例えば金9.22・・・一時的層。 345 第1図 第2図 11 1 15 1 、 ゝ22 L 15 J5υ7 第3Lジ 第4[71 A )l 12
13 K第5 「] 1パ・、 7.・′( ’l Ii’ +! 350−
明のサイリスクの製造工程図、第6図はライフタイムキ
ラー(金)濃度分布を説明するためのサイリスク構造図
、第4図は従来方法の全濃度分布グラフ、第5図は本発
明の全濃度分布グラフである。 5・・・カソードエミツタ層、6・・・ベースN層、8
・・・重金属(例えば金9.22・・・一時的層。 345 第1図 第2図 11 1 15 1 、 ゝ22 L 15 J5υ7 第3Lジ 第4[71 A )l 12
13 K第5 「] 1パ・、 7.・′( ’l Ii’ +! 350−
Claims (1)
- 1 ライフタイム短縮の工程を含むサイリスタの製造方
法[,1−いて、カソードエミ、り層と同じ不純物を含
有する一時的層をアノード側の半導体表面の一部又は全
面に形成してヘースN層を中心とした対称のPN構造と
し、次いで重金属拡散又は放射線照射しこよりライフタ
イム短縮の工程を行った後、前記一時的層を除去するこ
とを特徴とするサイリスクの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9049882A JPS58207674A (ja) | 1982-05-29 | 1982-05-29 | サイリスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9049882A JPS58207674A (ja) | 1982-05-29 | 1982-05-29 | サイリスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58207674A true JPS58207674A (ja) | 1983-12-03 |
JPH0328834B2 JPH0328834B2 (ja) | 1991-04-22 |
Family
ID=14000162
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9049882A Granted JPS58207674A (ja) | 1982-05-29 | 1982-05-29 | サイリスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58207674A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6260259A (ja) * | 1985-09-05 | 1987-03-16 | オイペック・オイロペーイッシェ・ゲゼルシャフト・フュール・ライスツングスハルプライター・エムベーハー・ウント・コンパニイ・コマンディートゲゼルシャフト | 非対称サイリスタ及びその製法 |
JPS63144517A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | 半導体装置の製造方法 |
Citations (3)
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JPS54126462A (en) * | 1978-03-24 | 1979-10-01 | Mitsubishi Electric Corp | Production of semiconductor device |
-
1982
- 1982-05-29 JP JP9049882A patent/JPS58207674A/ja active Granted
Patent Citations (3)
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