JPS58206214A - Ａｇｃ回路 - Google Patents
Ａｇｃ回路Info
- Publication number
- JPS58206214A JPS58206214A JP9009582A JP9009582A JPS58206214A JP S58206214 A JPS58206214 A JP S58206214A JP 9009582 A JP9009582 A JP 9009582A JP 9009582 A JP9009582 A JP 9009582A JP S58206214 A JPS58206214 A JP S58206214A
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- JP
- Japan
- Prior art keywords
- circuit
- gain
- signal
- output
- gain control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 4
- 238000001514 detection method Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910001369 Brass Inorganic materials 0.000 description 1
- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入力信号のレベル変動に応じて自動的番こ利得
′ｋｙｂｌｌｒｍするＡ（ＪＣ（自動利得１１ｉ１Ｊｌ
ｆｆ４１，１回路ｔ（関する。
′ｋｙｂｌｌｒｍするＡ（ＪＣ（自動利得１１ｉ１Ｊｌ
ｆｆ４１，１回路ｔ（関する。
従来のＡＧＣ回路においては第１図に示すように、人力
端子ｌからの信号を、抵抗３とｏＪ変低抵抗４ら成る可
変損失回路５に印加し、その出力？増幅器６により増幅
して出刃端子２に出力′ｒると同時に、該出力信号を整
流回路７及び保持回路８を通すことにより出力信号のレ
ベル変動に応じた利得制御電圧を得て、 ｉＪ変損失回
路５０町変抵抗４の値を制御し１人力端子１がら出力端
子２に至る経路の利得を制御している。
端子ｌからの信号を、抵抗３とｏＪ変低抵抗４ら成る可
変損失回路５に印加し、その出力？増幅器６により増幅
して出刃端子２に出力′ｒると同時に、該出力信号を整
流回路７及び保持回路８を通すことにより出力信号のレ
ベル変動に応じた利得制御電圧を得て、 ｉＪ変損失回
路５０町変抵抗４の値を制御し１人力端子１がら出力端
子２に至る経路の利得を制御している。
従来のＡＧＣ回路においで、用度抵抗４はタイオード又
は電界効果トランジスタを用い、利得制−電圧ｔバイア
ス電圧として印加して抵抗値を変化させ、それによりロ
エ変損失回路５の損失？変化させている。このためＡＧ
Ｃ回路の利得特性はタイオード又は電界効果トランジス
タのバイアス電圧に対Ｔる抵抗値特性によって決定され
、入力信号のレベルに応じた任意の利得特性を指定する
ことができないという欠点がある。又、タイオート又Ｖ
ｉ電界幼米トフンジスメの特注の製造時のばら）８セ編
直による特注変動のため、再現性よく実現でさず、僚雑
なりＩ４整が必要になるという欠点もめる。
は電界効果トランジスタを用い、利得制−電圧ｔバイア
ス電圧として印加して抵抗値を変化させ、それによりロ
エ変損失回路５の損失？変化させている。このためＡＧ
Ｃ回路の利得特性はタイオード又は電界効果トランジス
タのバイアス電圧に対Ｔる抵抗値特性によって決定され
、入力信号のレベルに応じた任意の利得特性を指定する
ことができないという欠点がある。又、タイオート又Ｖ
ｉ電界幼米トフンジスメの特注の製造時のばら）８セ編
直による特注変動のため、再現性よく実現でさず、僚雑
なりＩ４整が必要になるという欠点もめる。
杢覧明の目的は−Ｆ制欠点を除去し、簡単な構成で任意
ＶＣ指定する利得制御時性を穫現注良く実現ＣさるＡ（
ｊｃｌ！？Ｊ略金提供Ｔることにあろう本発明のＡＧＣ
回路は、入力信号に対し、利得Ｍｉｌｌ呻足数により指
定された利得ケ与え第１の信号と、て出力ＴるｃＩＴｆ
増１唱器と、前記第１のｉ＠倉２迩ティジタル符号に変
換し第２の信号として出７Ｊ−ｒる手段と、前ｈピ第２
の信号の振幅値音検出し。
ＶＣ指定する利得制御時性を穫現注良く実現ＣさるＡ（
ｊｃｌ！？Ｊ略金提供Ｔることにあろう本発明のＡＧＣ
回路は、入力信号に対し、利得Ｍｉｌｌ呻足数により指
定された利得ケ与え第１の信号と、て出力ＴるｃＩＴｆ
増１唱器と、前記第１のｉ＠倉２迩ティジタル符号に変
換し第２の信号として出７Ｊ−ｒる手段と、前ｈピ第２
の信号の振幅値音検出し。
肋だの周期の間積算し、該積算結果を前記周期ごとに第
３の信号とσて出力する手段と、前記第３の１ｇ号の値
に対応して所定の々り待時性を満た丁対しｃ：、 した
前ｈピ利得制御定数奮発生し、前記可変増幅器に人力す
る手段と倉吉することを特徴とする。
３の信号とσて出力する手段と、前記第３の１ｇ号の値
に対応して所定の々り待時性を満た丁対しｃ：、 した
前ｈピ利得制御定数奮発生し、前記可変増幅器に人力す
る手段と倉吉することを特徴とする。
本発明の第一・の実施例を第２図に示す。本実施例は、
入力端子１０１から入力された信号に対し、利得制御定
数により指定でれた利得ケ与える可変壇暢回ｌｋ！１１
０３と、その信号を２進ティジタル符号に変換するアナ
ログ・ディジタル（以下、Ａ／′Ｄ）変換回路１０４と
、該ディジタル１６号の振幅値を検出Ｔる振幅検出回路
１０５と、その出力を所定の周期の間積算する積算回路
１０６．及び該周期ごとの積算回路用カケ保持Ｔる保持
回路１０７を含み、前記保持回路の出力を所定の利得時
性に応じた利得制御定数にｆ換する変換回路１０８に通
してｂ ＡｉＪ紀ロエ変増幅回路１０１の利得側（財）
信号としで入力する手段を有する７ 第３図に本発明の第二の実施例、第４図に第３図の各部
波形を示す。第３図において入力端子２０１に与えられ
た信号は乗算型１）／Ａ変ｙ８器２０３ｒ通り＊Ａ／１
）Ｋ換１ｉ２０４により２進ティジタル符号に変換され
複数ビット並列に出力端子２０２に出力妊れる、この出
方の中の複数の上・泣ビットの信号を、排他的論理オロ
テート２０５゜２０６及び論理和グー）２０７からなる
振幅検出回路２０８に入力し、第４図ｆａ）に示す所定
の振幅値ｖｔｈ より大きいか否がｔ検１ｉ３Ｔる。
入力端子１０１から入力された信号に対し、利得制御定
数により指定でれた利得ケ与える可変壇暢回ｌｋ！１１
０３と、その信号を２進ティジタル符号に変換するアナ
ログ・ディジタル（以下、Ａ／′Ｄ）変換回路１０４と
、該ディジタル１６号の振幅値を検出Ｔる振幅検出回路
１０５と、その出力を所定の周期の間積算する積算回路
１０６．及び該周期ごとの積算回路用カケ保持Ｔる保持
回路１０７を含み、前記保持回路の出力を所定の利得時
性に応じた利得制御定数にｆ換する変換回路１０８に通
してｂ ＡｉＪ紀ロエ変増幅回路１０１の利得側（財）
信号としで入力する手段を有する７ 第３図に本発明の第二の実施例、第４図に第３図の各部
波形を示す。第３図において入力端子２０１に与えられ
た信号は乗算型１）／Ａ変ｙ８器２０３ｒ通り＊Ａ／１
）Ｋ換１ｉ２０４により２進ティジタル符号に変換され
複数ビット並列に出力端子２０２に出力妊れる、この出
方の中の複数の上・泣ビットの信号を、排他的論理オロ
テート２０５゜２０６及び論理和グー）２０７からなる
振幅検出回路２０８に入力し、第４図ｆａ）に示す所定
の振幅値ｖｔｈ より大きいか否がｔ検１ｉ３Ｔる。
振幅検出回路２０８では第４図［ｂ）に示されるように
、νｔｂ上り人さい揚台は１“、／トσい楊倉は“（ｊ
″を出ツノ゛［る、この出力１ｄ号はカウンタ２０９の
カウ７．ト１イ プル人力ＥＮに加えられ、クロック入
７Ｊ端子２１０から与えられる第４図（ｕｔのクロ７２
０１６号ｔこよりカウント避れる。クロックＯ信号のｌ
＋！ｄ期ＦよＡ’Ｌ）変侠器２０４のサンプリング周期
１゛と凹 であるつこのカウンタ２０９は積算器としく
−１作し、前記振幅検出回路２０８の出力の所定の周藺
へ′１゛の間におシ″Ｉるｌの個数？第４図ｆｃ）に示
されるように積算し、その結末は、周期Ｎ１０間。
、νｔｂ上り人さい揚台は１“、／トσい楊倉は“（ｊ
″を出ツノ゛［る、この出力１ｄ号はカウンタ２０９の
カウ７．ト１イ プル人力ＥＮに加えられ、クロック入
７Ｊ端子２１０から与えられる第４図（ｕｔのクロ７２
０１６号ｔこよりカウント避れる。クロックＯ信号のｌ
＋！ｄ期ＦよＡ’Ｌ）変侠器２０４のサンプリング周期
１゛と凹 であるつこのカウンタ２０９は積算器としく
−１作し、前記振幅検出回路２０８の出力の所定の周藺
へ′１゛の間におシ″Ｉるｌの個数？第４図ｆｃ）に示
されるように積算し、その結末は、周期Ｎ１０間。
第４図ば）をこｙｒ＜Ｇれるようにレジスタ２１１に保
持Ｊｔｌる、クロック入力端子２１２に与えられるりＩ
Ｊ ７り１倍号は周期ＮＴの第４図（ｅ）に水石れる波
Ｌｋｍ’Ｌ、レジスタ２１１のクロック入力端子に与λ
られ、まｆｃ鍮埋否足グー１−２１４を経てカウンタ２
０９のクリア信号として用いられる。レジスタ２１１の
出力は、本ＡＵＧ回路の周期ＮＴにνける出力レベル葡
示し、所定の利得特性を得るための出力レベルに対応し
た利得制御定数を記憶［Ｃいる続み出し専用メモリ２１
３により、出力信号のレベルに応じた利得ｉｂｌ制御定
数（第４図に）に変換され、前記乗算型１） ／ Ａ
ｆ換姦２０３の乗算係数人力に加えられる７乗算型ＩＪ
／ Ａ変換ｄには、人力アナログ信号に乗算係数をか
けた値を出力するもので、入力信号に対しＯＪｔ利得増
幅姦として動作する。
持Ｊｔｌる、クロック入力端子２１２に与えられるりＩ
Ｊ ７り１倍号は周期ＮＴの第４図（ｅ）に水石れる波
Ｌｋｍ’Ｌ、レジスタ２１１のクロック入力端子に与λ
られ、まｆｃ鍮埋否足グー１−２１４を経てカウンタ２
０９のクリア信号として用いられる。レジスタ２１１の
出力は、本ＡＵＧ回路の周期ＮＴにνける出力レベル葡
示し、所定の利得特性を得るための出力レベルに対応し
た利得制御定数を記憶［Ｃいる続み出し専用メモリ２１
３により、出力信号のレベルに応じた利得ｉｂｌ制御定
数（第４図に）に変換され、前記乗算型１） ／ Ａ
ｆ換姦２０３の乗算係数人力に加えられる７乗算型ＩＪ
／ Ａ変換ｄには、人力アナログ信号に乗算係数をか
けた値を出力するもので、入力信号に対しＯＪｔ利得増
幅姦として動作する。
以上の説明で明らかなように５ｗＪ率なディジタルＩＣ
のみでＡＯＣ回路′に構成することができ。
のみでＡＯＣ回路′に構成することができ。
読み出し専用メモリ２１３の自答を変えることにより、
任意の利得特性音実現することが可能”（。
任意の利得特性音実現することが可能”（。
る。又、複数の、アナログ信号に対しても時分割多重処
することにより容易に適用することができる６本発明に
よれば、簡単な構成で任意に指定する利得制御時性を再
現性良く実現できるＡＧＣ回路を実現できる。
することにより容易に適用することができる６本発明に
よれば、簡単な構成で任意に指定する利得制御時性を再
現性良く実現できるＡＧＣ回路を実現できる。
第１図は従来のＡＧＣ回路を示すブロック図、第２図、
第３図は本発明の実施例をボＴブロック図、第４図はこ
の実施例の動作を示すタイミング寸へ・トである ｌ・・・・・入力端子、２・・・・・・出力端子、３・
・・・・・抵抗。 ４・・・・・ＯＴｆ抵抗、５・・・・・・ａＪ変損失回
路、６−・・・・・増−姦、７・・・・・整流回路、８
・・・・・・保持回路％ １０１・・・入力端子、１０
２・・・・・・出力端子、１０３・・・・・・ロＪ度壇
−回路、１０４・・・・・・Ａｌ１）変換器、１０５・
・・・振幅演出回路、１０６・・・・・積算回路、１０
７、・・・保持回路、１０８・・・・・・変換回路、２
０１・・・・・・入力端子％ ２０２・・・・・・出力
端子、２０３・・・・・・乗算ａＭｌ） ′ Ａ
ＫＰｉ、 ２ ０ ４ ・・・−・、Ａｌ１．
Ｊ 変ｍＷ、 ２０５゜２０６・・・・・・排他的論理
和ゲート、２０７・・・・・・論理和グー）、２０８・
・・・・・振幅検出回路、２０９・・・・・・カラ／り
、２１０・・・・・・クロック入力端子、２１１・・・
・レジスタ、２１２・・・・・・クロック入力端子、２
１３・・・・・・読み出し辱用メモ１ハ ２１４・・・
・・・論理台足グー ト。 〆 代理人 弁理士 内 原 晋 を１ ｆｆｉ、に、） 第２し） ′串３艶 ヘ ＋＋ Ｎ ヘ ヘ ヘ
く Ａ ８ 【 ［Ｆ］ 木
偽ν ν ＋＋＋ ＋ ご
第３図は本発明の実施例をボＴブロック図、第４図はこ
の実施例の動作を示すタイミング寸へ・トである ｌ・・・・・入力端子、２・・・・・・出力端子、３・
・・・・・抵抗。 ４・・・・・ＯＴｆ抵抗、５・・・・・・ａＪ変損失回
路、６−・・・・・増−姦、７・・・・・整流回路、８
・・・・・・保持回路％ １０１・・・入力端子、１０
２・・・・・・出力端子、１０３・・・・・・ロＪ度壇
−回路、１０４・・・・・・Ａｌ１）変換器、１０５・
・・・振幅演出回路、１０６・・・・・積算回路、１０
７、・・・保持回路、１０８・・・・・・変換回路、２
０１・・・・・・入力端子％ ２０２・・・・・・出力
端子、２０３・・・・・・乗算ａＭｌ） ′ Ａ
ＫＰｉ、 ２ ０ ４ ・・・−・、Ａｌ１．
Ｊ 変ｍＷ、 ２０５゜２０６・・・・・・排他的論理
和ゲート、２０７・・・・・・論理和グー）、２０８・
・・・・・振幅検出回路、２０９・・・・・・カラ／り
、２１０・・・・・・クロック入力端子、２１１・・・
・レジスタ、２１２・・・・・・クロック入力端子、２
１３・・・・・・読み出し辱用メモ１ハ ２１４・・・
・・・論理台足グー ト。 〆 代理人 弁理士 内 原 晋 を１ ｆｆｉ、に、） 第２し） ′串３艶 ヘ ＋＋ Ｎ ヘ ヘ ヘ
く Ａ ８ 【 ［Ｆ］ 木
偽ν ν ＋＋＋ ＋ ご
Claims (1)
- 友ｎ１ｇ吟に対し、利得制御だ数によし指定δれた利得
′ｇｒ：辱λ第１の信号として出力する可変増幅ｄ？！
と、前記第１のＩｇ号ケ２進ティジタル符号に変改し７
第２の徊号として出力する手段と、前記第２の偽号の振
雫１１１ ｋ咲出し、所定の周期の間槓算し、該（′ｊ
［ｊ！！結果ケ前記周期ごとに第３の信号として出力す
る手段と、前記第３の信号の値に対１６シて所定の利得
％注を満た丁対応した前記利得制御定数を発生し、内＋
Ｊｇ己凸■変増暢ｇ＝ＶＣ・入力する手段とｔ有するこ
とに特徴とＴるＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009582A JPS58206214A (ja) | 1982-05-27 | 1982-05-27 | Ａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9009582A JPS58206214A (ja) | 1982-05-27 | 1982-05-27 | Ａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58206214A true JPS58206214A (ja) | 1983-12-01 |
Family
ID=13988956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9009582A Pending JPS58206214A (ja) | 1982-05-27 | 1982-05-27 | Ａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206214A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112414A (ja) * | 1984-11-06 | 1986-05-30 | Nec Corp | 自動レベル制御回路 |
| JPH03181214A (ja) * | 1989-12-08 | 1991-08-07 | Matsushita Electric Ind Co Ltd | 自動利得制御回路 |
| US5379075A (en) * | 1992-02-04 | 1995-01-03 | Sony Corporation | Video signal AGC circuit for adjusting the sync level of a video signal |
-
1982
- 1982-05-27 JP JP9009582A patent/JPS58206214A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112414A (ja) * | 1984-11-06 | 1986-05-30 | Nec Corp | 自動レベル制御回路 |
| JPH0420523B2 (ja) * | 1984-11-06 | 1992-04-03 | Nippon Electric Co | |
| JPH03181214A (ja) * | 1989-12-08 | 1991-08-07 | Matsushita Electric Ind Co Ltd | 自動利得制御回路 |
| US5379075A (en) * | 1992-02-04 | 1995-01-03 | Sony Corporation | Video signal AGC circuit for adjusting the sync level of a video signal |
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