JPS58182903A - デイジタル復調器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術水準 本発明は、周波数変調された信号用のディジタル方式の
復調器に関する。ドイツ連邦共和国特許出願公開第３０
０７’９０７号公報から、受信信号をディジタルに処理
するディジタル受信機が公知である。そこでは殊にディ
ジタル混合器と、ディジタル復調器の後置接続されたＩ
Ｐ（中間周波数）フィルタとが記載されている。

しかしこのディジタル復調器の構成についての詳細は、
この公知の公報には記載されていない。

発明の効果 本発明の特許請求の範囲第１項記載の特徴を有する復Ｒ
器は、これに対し、ディジタル中間周波数信号を、ＦＭ
信号に場合により生ずる振幅変動の影響を受けずに容易
に処理することができるという利点を有する。本発明の
ディジタル復調器は、市販の計算素子および記憶器を僅
かしか必要としないので、簡単に拡張できる。

またその・ξラメータをその都度の目的に容易に適合さ
せることができる。

さらに本発明によれば、商信号を別の記憶器に供給し、
この記憶器の記憶セルの各信号を加算器において加算す
る。これにより、出力信号のは子化雑音が小さく抑えら
れる。また本発明によれば、商信号を累算器に供給する
。累算器は記憶セルよりも安価である。ただし装置全体
の標本化周波数を高くするかまたはディジタル低域フィ
ルタを設ける必要がある。

さらに本発明によれば、加算された信号および中央の記
憶セル中の信号を各々２乗し、この合計信号を除算する
。信号を２乗することにより、面形成時の問題点が僅か
な範囲にしか生じなくなる。この場合、２乗した信号を
各々１つの別の記憶器に供給する。面形成が記憶内容を
合Ｊ１″した後に行なわれるの〒、少なくとも２つ以■
、の記憶セルが設けられているとき、商が零になること
は絶対にない。記憶器によって更にＩＭＰ化雑音も低減
される。本発明によれば標本化周波数が高い場合は、記
憶器の代りに累算器を用いる。累算器の方が安価〒構成
も容易になる。この方法において生じる直流成分に対し
ては、一定の値を、除算器に加わる信号から減算すると
よい。

本発明の実施例によれば除算器に加わる商が零かどうか
をチェックする閾値スイッチを設けると有利である。商
が零の場合、除算器の出力信号が遮断され、記憶器に供
給されないようにするとよい。零または零に近い値によ
って除算すると、出力信号に短期間膜りが生ずる。しか
し後続の記憶器の記憶セルの数が多ければ多いほど、ま
たは標本化周波数が高ければ高いほど、伝送系の障害は
僅かになる。標本化時間ｔとＴＩ’Ｍ信号の搬送波周波
数ｆとが、２乗を行う伝送系の場合に次の関係をもつと
特に有利である。即ち、 ｆ−ｔ　−−−（２ｎ＋ｌ　）ｎ＝ｏ　、　１　、２＝
ないし　ｒ−ｔ−−−（２ｎ＋］　） 史に本発明の実施例において記憶器をシフトレノスタと
して構成すると有利である。シフトレノスタは比較的安
価に手に入り、高いクロック周波数で使用できる。記憶
セルの数ないし累算器の累算ステップの数は、最大許容
ｓ　／　Ｎ比と、データワードのビット数と、低周波帯
域幅と、標本化周波数とに依存して選択する。これによ
り、最適な信号伝送が行なえる。

実施例の説明 ディジタル復調器の動作をＶＨＦないしＵＨＦ用ラジオ
受信機の場合につき詳細に説明する。公知のラジオ受信
機は所謂スー・ξヘテロゲイン方式に従って構成されて
いる。この場合、受信されたラジオ信号は混合器に供給
され、混合器には史に可変周波数発振器信号が供給され
る。混合器によってラジオ（ｄ号が１つの固定的中間周
波数帯域（現在一般に１０．７　ＭＨ２）に変換される
。そしてこの信号が復調される。

ドイツ連邦共和国特許出願第３００７９０７号公報から
公知のように、必要に応じて信号処理をディジタルに行
うと有利〒ある。開発状況と受信すべき周波数とに応じ
て、アナログ−ディジタル変換は前記ドイツ連邦共和国
公開公報に記載のように既に人力段において行うか、ま
たけより低い周波の帯域、例えば工Ｆ（中間周波数）帯
域において行うと都合がよい。殊に高い周波数帯域のラ
ジオ電波の受信の際は、ディ帯 ノタル信号処理を中間周波数から行うのが有利である。

中間周波数帯域においては、処理すべき周波数の最大値
がディジタル装置の標本化レートの基準となるので、デ
ィ、）々ル信号処理の方が現在の技術水準では有利であ
る。

第１図は、ディジタル中間周波数信号を処理するための
本発明のディジタル復調器の実施例を示す。回路をより
理解し易くするために復調器の前にアナログ−ディジタ
ル変換器１が設けられている。Ａ−Ｄ変換器１には、場
合によってはディジタル°フィルタによる信号の選別を
介して、シフトレジスタ２が接続されており、シフトレ
ジスタは３個の記憶セルａ　”−ｃを備えている。記憶
セルａの出力信号と記憶セルＣの出力信号とは、加算器
３のそれぞれの入力端に供給される。加算器３の出力側
は除算器４に接続されている。除算器４の他方の入力側
にはシフトレジスタ２の記憶セルｂが接続されている。

除算器４の出力側は別の、ｎ個の記憶セルを有するシフ
トレジスタ７に接続されている。各記憶セルａ　”−ｎ
の出力信号は加算器８に供給される。加算器８の出力側
からは、復調されたディジタル信号が取出される。

クロック信号供給のために・ξルス発生器９が設けられ
ている。・ξルス発生器９のクロック信号はＡ−Ｄ変換
器１とシフトレジスタ２と除算器４の各クロック入力端
に供給される。更にＡＮＤゲート６０入力端にもクロッ
ク信号が供給される。シフトレジスタ２の中央の記憶セ
ル２ｂの記憶値は閾値スイッチ５に供給され、閾値スイ
ッチの出力側はＡＮＤゲート６の他方の入力側に接続さ
れている。ＡＮＤゲート６の出力側はシフトレノスタフ
のクロック入力端に接続されている。

Ａ−Ｄ変換器１によりアナログ中間周波数信号がデイジ
タルワ−Ｐに変換される。所望の精度に応じてデイノタ
ルワ＝１のディノット数が選択される。人力されたアナ
ログ信号はＡ−Ｄ変換器によって例えば１周期毎に４回
の等間隔の時点で測定されデイノタルワ−げに変換され
る。従って人力信号の最高周波数がＡ−Ｄ変換器の標本
化周波数およびその他の信号処理を決定する。−例とし
てＩ　Ｑ、７　ＭＨｚの中間周波数を選んだとして、周
期毎に４回標本化した場合、標本化周波数は４２．８　
ＭＨｚとなる。ディジタル信号はクロック毎にシフトレ
ジスタ２の中をシフトされる。第１および第３の記憶セ
ルの内容が加算器３を加算される。この加算された信号
は除算器４に供給され、第２の記憶セルに生じた値で除
算される。周波数変調された信号を等時間間隔で標本化
することにより、標本化がちょうど零通過時点で行なわ
れることがある。この場合、零を零で割るという不都合
が生じる。

零による除算は出力信号を諌らせることになる。この誤
りは標本化レートを高めるか又は平均値形成の範囲を広
げることにより僅かになる。

しかしこのような除算を避ける方が有利である。

このために閾値スイッチ５が設けられている。

閾値スイッチ５において、記憶セル２ｂ中の記号の値が
常にチェックされる。この信号が零の近くになると、Ａ
ＮＤゲート６によって、除算器４の出力側に生ずる信号
がシフトレノス々７に供給されるのが妨げられる。閾値
スイッチ５により予め設定さねた閾値が、除算器４の商
計算器の精度および能力をほぼ決定する。簡単な用途に
は除算器の出力信号でも既に用いることができるが、シ
フトレノスタフを設け、除算器の出力信号をこのシフト
レノスタフの記憶セルに供給すれば、より有利である。

シフトレノスタフの記憶セルａ　”−ｎに記憶された値
を平均することにより、結果を更に改善できる。これに
より特にｓ　／　Ｎ比が改善される。このときＳ　／　
Ｎ比は、シフトレノスタフに記憶される過去の値の数が
多くなればなるほど改善される。ただし過去の記憶値の
数のＬ限は有効信号の最大周波数と周波数偏移とにより
制限される。検出される過去の値の数が多過ぎると、誤
った結果が出る。例えば標本化周波数が４２　ＭＨｚで
有効信号の最大周波数が６０　ＫＨｚのとき、シフトレ
ノスタの記憶セルの数は８個で十分フあることがわかっ
た。加算器の出力側に有効信号が生じ、この信号を例え
ばディジタルの形でディジタルレフーダに記憶するがま
たはＤ−Ａ変換後に通常のアナログ増幅器に加えること
ができ・る。

ｌ−記のデイノタル復調方法により、レシオデテクタを
同調することなく対称ポテンショメータまたはその他の
調節装置をＦＭ復調器に組込むことができるようになる
。その際ＦＭ復調器の特性は、主にクロック発生器９と
、Ａ−Ｄ変換器および加算器および除算器の精度と、シ
フトレノスタフの長さとにより決定される。従って復調
器を容易に種々の動作条件に適合させることができ、遠
隔制御信号、テレビジョン信号、またはその他の搬送周
波信号の復調にも適している。デイノタル回路素子のみ
用いるので、ディノタル復調器は１つの集積回路にまと
められる。容量またはコイルは必要ない。

第２図は第１図の回路装置の変形実施例を示す。除算器
４の信号はここでは累算器１０に供給される。累算器ｌ
Ｏはクロック入力端を有しており、ここにＡＮＤゲート
６の出力側の信号がＩＪＩＩえられる。ＡＮＤゲート６
の出力側は更に分周器２４に接続されている。分周器２
４の出力側は一方では累算器１０のリセット入力端に接
続され、他方ではスイッチ１１に接続されている。

この回路装置によって、やはりｓ　／　Ｎ比が非常に小
さくなる。しかし標本化はシフトレノスタフを用いた場
合のように連続的に行うことはできず、非連続的に行な
われる。除算器４の各出力信号は累算器１０において累
算される。ＡＮ　Ｄゲート６は、零による除算の結果生
ずることのある誤った値が、累算器に供給されるのをＪ
ｉ１４　＋Ｉｘする。例えば５個の標本化・ξルス列の
後にスイッチ１１が閉じ、スイッチ１１の出力側から復
調されたディジタル値を取出す。同時に累算器１０がリ
セットされる。前記の標本化・ぐルス列は、基本的に分
局器２４の分周比により決定される。この分周器はプロ
グラミング可能に構成できるので、例えばＲＯＭに記憶
されている外部の記１．＠値によって分周比を変更する
ことができ、回路装置を異なる要求に合わせることがで
きる。累算器は安価に構成でき且つより高い標本化周波
数が得られるという利点を有する。

この非連続的標本化で、第１図の回路と同じ値を得たい
ときは、より高い標本化周波数を選ぶ。

第１図ないし第２図に示した実施例の代りに、シフトレ
ノスタフないし累算器ＩＯの代りとして、低域周波数信
号のみ通すディフタル低域フィルタを設けてもよい。こ
の形式のデーｆ　）タル低域フィルタは例えばＴ１θｔ
ｚｅ　、　５ｃｈｅｎｋ　ｆ、半導体回路技術（Ｈａｌ
ｂｌｅｉｔｅｒｓｃｈａｌｔｕｎｇｓｔｅｃｈｎｉｋ　
）１第５版、６Ｏ６−；−２に記載されている。その際
フィルタの入力端に除算器４により零で除算された信じ
が加わると、これがＡＮＤゲート６を介して検出される
。この場合ディジタルフィルタに第１番目のシフト送り
された値がもう１度加えられ、実際の値が抑圧される。

第３図は、２乗器を備えた本発明による別の復調器を示
す。Ａ−Ｄ変換器ｌはアナログＩＦｆｉｊ号をディノタ
ル（ｇ号に変換するために設けられており、ここでは単
に一例として示した。一般にはディジクル前置増幅器ま
たはデイノタルＩＰ増幅器が１１１１置接続される。デ
イノタル変換器の出力１ｔｔｌｌは、３個の記憶セルを
有するシフトレジスタ２に接続されている。シフトレジ
スタ２には加算″ｃｒ３が接続されており、シフトレジ
スタ２の記憶セルａおよびＣの記憶内容を加算する。加
算器３の出力側には２乗器１２が後置接続されている。

図では２乗器１２は乗算器として示されており、その乗
算器の両入力端に同じ（ｉ号が加えられる。２乗器１２
には記憶セルａ　−ｎを有する別のシフトレジスタ１３
が後１ｉ！接続されている。シフトレジスタ１３の記ｔ
ａセルの出力側は加算器１４に接続されており、加算器
Ｉ４の出力側は除算器１８の一方の入力端に接続されて
いる。シフトレジスタ２の記ｔｌセルｂの記憶内容が２
乗器１５に供給される。２乗器１５はやはり両入力端に
同じ信号が加わる乗算器として示されている。２乗器１
５の出力側はｎ個の記憶セルを有する更に別のシフトレ
ジスタ１６に接続されている。このシフトレジスタの各
記憶セル中の信号は加算器１７で加算される。加算器１
７の出力信号は除算器］８の他方の入力端に供給される
。除算器Ｉ８には減算器１９が後置接続されており、減
算器では１つの定数、４利には２が減算される。数値２
は定数メモリ２０に記憶しておくとよい。減算器１９の
出力側には、復調されたディジタル７Ｍ１１１号に相応
するデイノタル信号が生じる。クロック発生器９が標本
化周波数を決定する。このクロック信号はＡ−Ｄ変換器
１と、シフトレジスタ２，１３．１６と乗算器１２．１
５と除算器１８とに供給される。

Ａ−Ｄ変換器により、アナログ中間周波数信号がデイノ
タルワートゝに変換される。標本化レートはやはりクロ
ック発生器９の周波数により決定される。この周波数の
選択は、第１図の実弛例に述べた観点に従って行なわれ
る。デイノクルワードはシフトレジスタ２に書込まれる
。

シフトレジスタ２は３個のセルを有しているので、実際
の値の他に２つの先行する過去の値が記憶されている。

加算器３において実際値と記憶セルＣ中の第２の過去の
値とが加算される。

この合計は２乗ｉ＋２で２乗されシフトレジスタ１３に
加えられる。２乗された合計値のｎ個の過去の値まで、
シフトレジスタ１３の記憶セルに記憶することができる
。加算器１４によりこれらの記憶内容の平均値が形成さ
れる。シフトレジスタ２の記ｔ、０セルｂ中の値は２乗
器】５で２乗され、ｎ個の記憶セルを有するシフトレジ
スタ１６にＩＪＩＩえられる。このｎ個の記憶セルの内
容は加算器１７で合計される。シフトレジスタ１３およ
びＩ６の構成は前述と同様にして選定される。シフトレ
ジスタのセルの数が増えるにつれＳ　／　Ｎ比が改善さ
れる。しかしｓ　／　Ｎ比は史にディノタル信号の語長
と標本化周波数とに依存する。従ってシフトレジスタ１
３および１６のセルの最高数は有効信号の最高周波数ゝ
＼ とＦＭ信号の周波数偏移とによって制限されている。合
計加算は、有効信号がほぼ一定とみなせる期間に亘って
行なわなければならない。２乗器１２．２５による２乗
によって、負のディノタル値が生じなくなる。アナログ
信号は零電位基準線を中心に変動するの↑、標１本化時
間に応じて負または正の信号・がシフトレ、２スタ２に
おいて計数される。この状態がディジタルワーＰの１ビ
ツトの値によって表わされている。２乗器１２．１５の
使用により正の信号しか生じないので、シフトレジスタ
１３　、、、１６が少なくとも２つの記憶セルを有して
いれば、加算器１４．１７の出力側には零より大きい信
号しか現われない。選択された標本化周波数に基づいて
、これら両値のうちの少なくとも１つは零に等しくない
はずである。この事実は加算器Ｉ７の出力側において重
要室ある。なぜならこの値が除算器１８の除数を設定す
るからである。この回路実施例〒は面形成の際に問題が
起こらない。

商形成における問題を回避するためには、シフトレジス
タｌ　３　、１６が少なくとも２つの記憶セルを備えて
いれば十分である。シフトレジスタ］３．１６は必ずし
も必要ではない。標本化周波数が高いときは、２乗器１
２．１５の出力信号を直接除算器】８に供給してもよい
。しかしこの場合、第１図の回路装置の場合と同様の商
形成における問題が起きる。そこで閾値スイッチを設け
、このスイッチが、除数が零の近く〒ないかどうかをチ
ェックする。閾値スイッチの閾値が、やはり語長と、除
算器１８の商計算器の精度とを決定する。除算器１８の
出力側には、予め２乗されることにより一定の値だけシ
フトされたディジタルワードが現われる。１つの固定値
を減算することにより修正が行なわれる。値２を減算す
ることにより、直流成分を完全に除去できる。この直流
成分が障、害にならない場合は、減算器１９による減算
を省略できる。

第４図は非連続動作用の本発明の復調器の別の実施例を
示す。この場合シフトレジスタ１３および】６０代りに
累算器２２および２３が設けられている。アナログ信号
はＡ−Ｄ変換器ｌでディジタル信号に変換され、シフト
レジスタ憶セル％　％※（笈を有し、このセル中にディ
ジタル信号が連続的に各クロック・ξルスごとにシフト
される。記憶セルａおよびＣの内容が加算器３で加算さ
れる。加算器３の出力信号は、２乗ｉｉｇとして構成さ
れた乗算器Ｉ２に供給され、乗算器Ｉ２の出力信号が累
算器２２に加えられる。累算器２２の出力側は除算器１
８の一方の入力端に接続されている。シフトレジスタ２
の記ｔはセルｂ中のワードは乗算器において２乗され、
累算器２３に供給される。累算器２３の出力側は除算器
１８の他方の入力端に接続されている。除算器１８の出
力側は減算器Ｉ９に接続されており、減算器では、一定
の数、有利には２が減算される。減算器１９の出力側か
ら、復調されたディジタル信号が取出される。クロック
発生器９は、Ａ−Ｄ変換器１とシフトレジスタ２と２乗
器１２．１５と累算器２２．２３とにクロック信号を供
給する。更にクロック発生器９は分周器２４に接続され
ており、分周器の出力信号が除算器１８と、累算器２２
．２３のリセット入力端とに供給される。累算器２２゜
２３は、例えば４つのクロックパルスのＭ　間ニ２乗器
１２ないし１５の出力信号を次々に加算する単に１つの
メモリから構成ｔきる。このとき分周器２４はクロック
周波数を−に分周する。４つのクロックパルス後に除算
器において、累算器２２の出力信号と累算器２３の出力
信号とから商が形成される。同時に累算器２２，２３が
リセットされ、その結果新たな加算が行なわれる。直流
成分の除去のために減算器１９が設けられている。

この回路装置も、商形成に問題が生じないとい−う利点
を有する。なぜなら、累算器２２，２３の出力側の信号
は、少なくとも累算器２３が２つのクロックツξルスの
期間に亘って加算を行う場合には常に零より大きいから
である。この回路装置の別の利点は、除算器１８の性能
があまり問われないことにある。つまり、累算器２２．
２３の記憶内容の商が各クロックツξルスごとに形成さ
れるのでなく、所定のクロック・ξルス列の後に形成さ
れるので、時間のかかる除算過程を、例えば比較的時間
のかからない記憶過程に比べて大幅に緩慢に行うことが
でき、従って徐算器自体には簡単な回路装置を用いるこ
とができる。

またシフトレジスタも必ずしも用いなくてよい。例えば
シフトレジスタをすべてＲＡＭ素子に代え、ＲＡＭが制
御ユニットによりサイクリックに制御されるようにして
もよい。また第３図および第４図の回路装置も容易に集
積回路に構成できる。欅杢化周波数ないし記憶セルの数
ないし累算ステップの数を変えることにより、復調器を
用途に史に適合させることができる。

【図面の簡単な説明】

図は本発明の復調器の４つの実施例を各々示すものぐあ
り、第１図は１つの除算器と２つのンフトレノス々とを
備えた復調器のブロック回路図、第２図は累算器を備え
た、第１図の復調器の変形例の回路部分図、第３図は２
乗器を備えた復調器のブロック回路図、第４図は累算器
を備えた、第３図の復調器と類似の復調器のブロック回
路図である。 ２．７，１３．１６・・・シフトレノスタ、３゜８．１
４．１７・・・加算器、４，１８・・・除算器、５・閾
値スイッチ、１０　、２２　、２３・・・累算器、１２
．１５・・２乗器

Claims (1)

1. 【特許請求の範囲】 １　記憶器（２）が設けられており、該記憶器は少なく
   とも３つの記憶セル（２ａ〜２ｃ）を有しており、加算
   器（３）が設けられており、該加算器は記憶器（２）の
   ２つの記憶値（２ａ、２ｃ）を加算し、この合計信号が
   除算器（４）において別の１つの記憶セル（２ｂ）の信
   号により除算されることを特徴とする、周波数変調され
   た信号のディジタル復調器。 ２　記憶器（２）が設けられており、該記憶器は少なく
   とも３つの記憶セル（２ａ〜２ｃ）を有しており、加算
   器（３）が設けられており、該加算器は記憶器（２）の
   ２つの記憶値（２ａ、２ｃ）を加算し、この合計信号が
   除算器（４）において別の１つの記憶セル（２ｂ）の信
   号により除算され、商信号が別の記憶器（７）に供給さ
   れ、この記憶器（７）の記憶セル（７ａ〜７ｎ）の個々
   の信号が１つの加算器（８）において加算されることを
   特徴とする、ディジタル復調器。 ３　記憶器（２）が設けられており、該記憶器は少なく
   とも３つの記憶セル（２ａ〜２ｃ）を有しており、加算
   器（３）が設けられており、該加算器は記憶″ａ（２）
   の２つの記憶値（２ａ、２ｃ）を加算し、この合計信号
   が除算器（４）において別の１つの記憶セル（２ｂ）の
   信号により除算され、商信号が累算器（１０）に供給さ
   れることを特徴とする、ディジタル復調器。 ４　記憶器（２）が設けられており、該記憶器は少なく
   とも３つの記憶セル（２ａ〜２ｃ）を有しており、加算
   器（３）が設けられており、該加算器は記憶器（２）の
   ２つの記憶値（２ａ、２ｃ）を加算し、この合計信号お
   よび別の１つの記憶セル（２ｂ）の信号が各々１つの２
   乗器（１２，１５）に供給され、これらの２乗された信
   号が各々１つの別の記憶器（１３，１６）、に供給され
   、該記憶器の記憶セル（１３ａ〜＋３ｎ、１６ａ〜１６
   ｎ）の個々の信号が各々１つの加算器（１４，１７）で
   加算され、これらの信号が除算器（１８）に供給される
   ことを特徴とする、ディジタル復調器。 ５　記憶器（２）が設けられており、該記憶器は少なく
   とも３つの記憶セル（２ａ〜２ｃ）を有しており、加算
   器（３）が設けられており、該加算器は記憶器（２）の
   ２つの記憶値（２ａ、２ｃ）を加算し、この合計信号お
   よび別の１つの記憶セル（２ｂ）の信号が各々１つの２
   乗器（１２，１５）に供給され、２乗された信号が各々
   １つの累算器（２２，２３）に供給され、累算された信
   号が除算器（１８）で除算されることを特徴とする、デ
   ィジタル復調器。