JPS58179997A - メモリ論理アレイ回路 - Google Patents

メモリ論理アレイ回路

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JPS58179997A
JPS58179997A JP58002385A JP238583A JPS58179997A JP S58179997 A JPS58179997 A JP S58179997A JP 58002385 A JP58002385 A JP 58002385A JP 238583 A JP238583 A JP 238583A JP S58179997 A JPS58179997 A JP S58179997A
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line
transistor
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ヴオロデイミ−ル・ル−チイヴ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は、メモリ素子が簡略化され、その結果高密度の
メモリ論理アレイ（ＳＬＡ　）回路チップが実現するＳ
ＬＡ回路の改善に関する。
今日では規格化論理アレイ構造を用いて大規模または超
大規模集積チップ内に特注のまたは半特注のデジタル回
路装置を構成することに多くの関心がある。このような
規格化論理アレイ構造の１例はプログラム可能な論理ア
レイ（ＰＬＡ　）であり、ここには例えば複数の行入力
線と複数の列出力線が含まれている。行線は複数の入力
信号とその相補信号を運搬する。あらゆる組合せの入力
線が、複数の列出力線に結合でき、多数の共役項を形成
する（結合された多数の行および列線をＡＮＤゲートに
することによって）。この時共役項は、ＯＲゲートに供
給され、出力信号を生じる。
ある種のＰＬＡにおいて回路にフリップフロップが加え
られており、出力端子から入力端子への帰還が行われる
。それによりＰＬＡの応用範囲は広がるが、はとんどの
ＰＬＡは、ＡＮＤおよびＯＲアレイ内のチップ範囲の非
効率的な利用の点で不利である。なぜなら代表的な設計
において実際にはチップ上で供給可能な論理素子のわず
がな部分しか利用されないからである。
メモリ論理アレイ（ＳＬＡ　）と称する強力かつ興味あ
る規格化論理アレイは、文献、■ＥＥＥ　）ランザクジ
ョン・オン・コンピュータ、Ｃ−２８８、Ａ９．１９７
９年９月、５９４−６０１頁ｔおけるサハスＳペイテイ
ルとテリーＡウエルチの論文［ア・プログラマブル・ロ
ジック・アプローチ・フォー・ＶＬＳＩＪに詳細に説明
されている。ＳＬＡチップは、複数の論理行回路を含み
、それぞれの行回路は、たすきかけに結合された論理ゲ
ートの形のセットリセットフリップフロップのようなメ
モリセル、およびフリップフロップに接続されまたは切
離されるように配置された４つの行線を含んでいる。
ざらにＳＬＡチップは、論理行回路に交差する複数の列
回路を含み、それぞれの列回路は、それぞれの論理行回
路の入力および出方線に接続さ牙１または切離ぎれるよ
うに配置されている。行線のうち２つはセットおよびリ
セット指令を生じ、力）っ残りの２つはＱおよびＱ出方
を提供する。セットリセットフリップフロップは、構成
に少なくとも６つのトランジスタを使うことを必要とす
る。一般に集積回路は小さい方が望ましいので、ＳＬＡ
回路が使用するチップの面積を減少することが望まれる
。
発明の概要 本発明の目的は、周知のメモリ論理アレイ（ＳＬＡ　）
よりも簡単化したメモリ論理アレイを提供することにあ
る。
本発明の別の目的は、ＳＬＡの必要な割付けと相互接続
を簡単化し、ＳＬＡ回路の簡単化した設計を提供するこ
とにある。
本発明の別の目的は、２つの端子しか持たない少なくと
も１つのメモリセルを有するＳＬＡ回路を提供すること
にある。
本発明においては互いに逆向きの１対のインバータ回路
が使用され、ＳＬＡ回路内のメモリセルとして複雑なセ
ットリセットフリップフロップの代りに使用される。イ
ンバータの対には、操作のため１対の行線した必要ない
。回路は、通常のセットリセットフリップ７０ツブと同
様に割付けざし、かつそれよりわずかな面積しか必要と
せず、かつ４つではなく２つの行線した必要ない。
実施例の説明 本発明の実施例を以下図面によって説明する。
第１図によれば、全体に１００で示した周知のＳＬＡ回
路のブロック図か示されており、ここにはセットまたは
リセット状態を記憶するセットリセットフリップフロッ
プ１０２が含まれており、図示されたこの７リツプフロ
ツプは、通常のようにたすきかけに結合されたＮＡＮＤ
ゲー）　１０４と１０６がら成る。ぎらに回路１００は
、セット（Ｓ）およびリセツ）（Ｒ）行入力線１０８と
１１０を含んでいる。７線１０８は、線１１４を介して
入力としてＮＡＮＤゲート１０４に接続され、一方Ｒ線
１１０は、線１１６を介してＮＡＮＤゲート１０６に接
続されている。ＮＡＮＤゲ−）　１０４の出力は、線１
１Ｂを介してＨＡＮＤゲート１０６の第２の入力として
使われ、一方ＮＡＮＤゲート１０６の出力端子は、線１
２０を介してＮＡＮＤゲー）　１０４の第２の入力端子
に接続されている。
ざらに回路＋００は、ＱおよびＱ出力行線１２４と１３
０を有する。フリップフロップ１０２のＱ　出力端子は
、ＮＡＮＤゲー）　１０４から線１２６を介して打出力
線１２４に接続され、一方ＮＡＮＤゲート１０６のＱ出
力端子は、線１２８を介して行線１３０に接ｉｆ　Ｅれ
ている。メモリセルとして動作するフリップ７０ツブ】
０２と行線１０８．１１０，１２４および１３０は、い
っしょになって行回路をなす。
ざらに第１図のＳＬＡ回路は、全体に１３２で示された
第１の行回路を有し、この行回路は、ＭＯＳ　）ランジ
スタ１３６と１３８から成る入力インバータ１３４をイ
ＴＶる。ＭＯＳ　）ランジスタ１３６はデプレッション
形のトランジスタであるか、一方トランジスタ１３８は
エンハンスメント形トランジスタである。
デプレッション形ＭＯ３）ランジスタは、ソース電圧に
対してゲートをほぼ０■にした時に導通する。
エンハンスメント形ＭＯ８）ランジスタにおいてゲート
は、トランジスタを導通させるには、Ｎ形であるかまた
はＰ形であるかに依存してソース電圧に対して正または
負にバイアスしなければならない。トランジスタ１３８
は、接続点１４０においてトランジスタ１３６に接続さ
れている。
接続点１４０は、インバータ回路１３４の出力端子を表
わしており、かつ列線１４２に接続されている。
ざらに第１の列回路１３２はＭＯＳ　）ランジスタ１４
４と１４６を有する。トランジスタ１４４は列線１４２
とアースの間に接続されており、一方ゲートはＱ行線１
２４に接続されている。トランジスタ１４６はＳ行線１
０８とアースの間に接続されており、一方ゲートは列線
１４２に接続されている。
ざらに第１図のＳＬＡ線は、回路１３２と同様な第２の
列回路１５０を有する。ここには接続点１５８において
いっしょに接続されたＭＯＳ　）ランジスタ１５４と１
５６を含むインバータ入力回路１５２が含まれている。
接続点１５８は出力接続点であり、かつ列線１６０に接
続されている。ざらに第２の列回路は、々１］線１６０
とアースの間に接続されかつゲートをＱ行線１３０に接
続したＭＯＳ　）ランジスタ１６２、およびＲ行線１１
０とアースの間に接続され力）つケートを列線１６０に
接続したＭＯＳ　）ランジスタ１６４を八んでいる。
回路１３４および１５２のそれぞれ下側のトランジスタ
１３８と１５４のゲートは線１７０に接ｆ＆　’Ｅねて
いるか、一方トランジスタ１３６と１５６のゲートは、
それぞれ列線１４２と１６０に接続されている。第１図
のＳＴ、Ａ回路は、行線１０８．１１０．１３０および
１２・１に接続された２つだけの列回路を示している。
しかし一般的には複数のＳＬＡ回路１００をイｆするＳ
ｌ・Ａチップにおいて行線間にいくつの列回路を接続し
てもよい。し力）シトランジスタ１４４．１４６．１６
２および１６４によって説明した列線と行線の特定の接
続は、どのようにして列線と行線を接続するかの１つの
例である。一般にはすべてのＳＬＡ回路の行線が第１図
に示すように列線に接続でれている必要はない。
上記の回路の動作説明を第４図に示した波形を用いて説
明する。初めにＱ行線１２４が高レベル、かつＱ線１３
０が低レベルであるものとする。一連のクロックパルス
１７２は、線１７０を介してインバータ回路１３４と１
５２に転送される。トランジスタ１３８　ト１５４のゲ
ートに供給された高レベルクロックパルスによってこれ
らトランジスタは導通し、線１４２と１６０を低レベル
にする。それによりトランジスタ１４６と１６４はディ
スエーブルされ、かつフリップフロップ１０２は、ハイ
レベルクロック信号の間現在の状態を維持する。クロッ
クが低レベルになると、トランジスタ１３８と１５４は
ターンオフし、線１４２と１６０は、それぞれデプレッ
ショントランジスタ１３６と１５６の作用により高レベ
ルにすることができる。し力）ＬＱ行線１２４の信号は
高レベルであり、それによりトランジスタ１４４が導通
し、線１４２を低レベルにクランプする。それによりト
ランジスタ１４６はしゃ断する。しかしＱ行線１３０の
低レベル信号によりトランジスタ１６２はディスエーブ
ルされる。線１６０は高レベルにぎれ、トランジスタ１
６４は導通し、かつＲ行線１１０は低レベルにぎれる。
それにより他方ではフリップフロップ１０２はす七ツ）
２れ、状態を変え、Ｑ行線１２４は低レベルになり、か
つＱ行線１３０は高レベルになる。それからクロックパ
ルスが高レベルになり、線１４２と１６０を低レベルに
し、それによりフリップフロップ１０２は再びこの状態
を維持する。
次に線１７０に低レベルクロックパルスか生じると、高
レベルＱ信号によってトランジスタ１６２がターンオン
し、線１６０を低レベルにする。線１４２は高レベルに
ぎれ、トランジスタ１４６は導通し、それによりフリッ
プ７０ツブ１０２はセットぎれる。
（ＳまたはＲ線上の低レベル信号がそれぞれフリップ７
０ツブをセットまたはリセットすることに注意する。）
回路１００は、低レベルクロックパルス毎に論理状態を
変化し続け、かつそれぞれ高レベルクロックパルスの間
その時の状態を維持する。
第４図における線１７０．１４２．１６０．１０８．１
１０．１２４および１３０の波形を参照されたい。
以上の説明から明らかなように、ＳＬＡ回路１００のメ
モリセル部分は、たすきかけに接続されたＮＡＮＤゲー
トによって構成されている。各７リツプフロツブ毎に４
つの行線、すなわちＳＸＲ，Ｑ、Ｑが必要である。ＭＯ
３技術を使用した場合、フリップフロップの構成に少な
くとも６つのトランジスタが必要である。大規模集積回
路（ＬＳＩ）または超大規模集積回路（ＶＬＳＩ）チッ
プ上の限定された面内に規格化アレイにして、初めに述
べたようにできるだけ多くの回路１００を設けることが
望まれている。しかしチップ上のスペースを、フリップ
７０ツブ毎に４つの行線を収容するように割当てなけれ
ばならない。有利な実施例を第２図に示した本発明にお
いて、改善されたＳＬＡ回路２００が提供ぎれ、ここで
は必要な行線の数は４つから２つに減少し、かつメモリ
セルの構造が簡単になっている。
改善されたＳＬＡ回路２００は、セットまたはリセット
状態を記憶しかつ２つだけの端子を有するメモリセル２
０２を有する。セル２００は２対のＭＯＳ　）ランジス
タ２０４と２０６′ｆｉ：有する。対２０４は、上側ト
ランジスタ２０８と下側トランジスタ２１０がら成り、
これらトランジスタは、接続点２１２でいっしょに接続
されている。トランジスタ２０８は、電源Ｖｃｃと接続
点２１２の間に接続されており、一方トランジスタ２１
０は接続点２１２とアースの間に接続されている。同様
に対２０６は、電源Ｖｃｃと接続点２１８の間に接続さ
れた上側トランジスタ２１６、および接続点２１８とア
ースの間に接続された下側トランジスタ２２０から成る
。トランジスタ２０８のゲートは、接続点２１２とトラ
ンジスタ２２０のゲートに接続されており、一方トラン
ジスタ２１６のゲートは、接続点２１８とトランジスタ
２１０のゲートに接続されている。上側トランジスタ２
０８と２１６はデプレッション珍ＭＯＳトランジスタで
あり、また下側）ランジスタ２１０と２２０はエンハン
スメント形ＭＯ３）ランジスタである。接続点２１２は
Ｑ／Ｓ行線２２４に接続ぎれており、一方接続点２１８
はＱＺＲ行線２２６に接続されている。第３図において
、逆方向に向いたインバータ３００および３０２に等価
なものとして回路２０２が示されており、インバータ３
００の出力端子は接続点２１８において行線２２６に接
続されており、またインバータ３０２の出力端子は接続
点２１２において線２２４に接続ぎれている。
メモリセル２０２と行線２２４および２２６は、いっし
ょになって行回路をなしている。
さらに回路２００は、入力インバータ２３４を含ム第１
の列回路２３２を有し、ここには第１図のインバータ１
３４と同様に接続点２４０においてエンノ・ンスメント
形ＭＯ３）ランジスタ２３８に接続されたデプレッショ
ン形ＭＯ８）ランジスタ２３６が含まれてイロ。トラン
ジスタ２３８のゲーＦは線２７０に接続されている。接
続点２４０は列線２４２に接続されている。ざらに第１
の列回路２３２は、線２４２とアースの間に接続されか
つゲートを行線２２６に接続したＭＯＳ　）ランジスタ
２４４、および行線２２４とアースの間に接続されかつ
ゲートを列線２４２に接続したＭＯＳ　）ランジスタ２
４６を有する。
第２の列回路も、接続点２５８においていっしょに接続
されたトランジスタ２５４と２５６を含むインバータ２
５２・を有する。トランジスタ２５４のゲートは線２７
０に接続ぎれており、一方接続点２５８は列線２６０に
接続ぎれている。ざらに第２の列回路は、行線２２６と
アースの間に接続されかつゲートを列線２６０に接続し
たＭＯＳ　）ランジスタ２６２、および列線２６０とア
ースの間に接続されかつゲートを行線２２４に接続した
ＭＯＳ　）ランジスタ２６４を有スる。
第２図のＳＬＡ回路は、行線２２４と２２６に接続され
た２つの列回路だけを示している。しかし一般には複数
のＳＬＡ回路２００を有するＳＬＡチップ内において行
線の間にいくつの列回路を接続してもよい。
トランジスタ２４４．２４６．２６２および２６４によ
り説明された列線と行線の特定の接続は、どのようにし
て行線を列線に接続するかの１例にすぎない。
一般にすべてのＳＬＡ回路の行線を第２図に示すように
列線に接続する必要はない。
第５図のタイミング信号の波形図を用いて、前記回路の
動作を説明する。まず行線２２６が高レベル、行線２２
４が低レベルにあるものとする。一連のクロックパルス
２７０は、線２７０を介してインバータ回路２３４と２
５２に供給される。トランジスタ２３８と２５４のゲー
トに加えられた高レベルクロックパルスによりこれらト
ランジスタは導通し、線２４２と２６０を低レベルにす
る。それによりトランジスタ２４６と２６２がディスエ
ーブルされ、かつメモリセル２０２は現在の状態を維持
し、すなわちクロックパルスが高レベルである間中行線
２２６は高レベル、行線２２４は低レベルのままである
。クロックパルスが低レベルになると、トランジスタ２
３８と２５４はしゃ断され、線２４２と２６０を、それ
ぞれデプレッション形ＭＯ３）ランジスタ２３６と２５
６の作用で高レベルにすることができる。しかし行線２
２６の信号は、高レベルであり、トランジスタ２４４を
導通させ、線２４２を低レベルにクランプする。
それによりトランジスタ２４６がしゃ断する。しかし行
線２２４の信号は、低レベルであり、トランジスタ２６
４をディスエーブルする。線２６０は、高レベルにされ
、トランジスタ２６２を導通させ、行線２２６を低レベ
ルにする。行線２２６が低レベルに達すると、トランジ
スタ２１０のゲートは低レベルになり、トランジスタを
しゃ断する。それにより行線２２４は、メモリセル２０
２内のトランジスタ２（＋８の作用を介して高レベルに
なることができる。それから再びクロックパルスは、高
レベルになり、線２４２と２６０を低レベルにし、それ
によりメモリセル２０２は新しい状態に保持される。
線２７０に次の低レベルクロックパルスが生しると、高
レベル信号によってトランジスタ２６４が導通し、線２
６０を低レベルにする。線２４２は、高レベルにぎれ、
トランジスタ２４６を導通させ、それにより行線２２４
を低レベルにする。線２２４の低レベル信号ニよりメモ
リセル２ｏ２内のトランジスタ２２０ハしゃ断し、行線
２２６は、トランジスタ２１６０作用を介して高レベル
になる。回路２００は、低レベルクロックパルス毎に論
理状態を変化し続け、かつそれぞれ高レベルクロックパ
ルスの開状態全保持する。第５図に線２７０　、２４２
．２６０　、２２６および２２４上の波形を示す。線２
２６と２２４の波形が、それぞれ第４図の線１２４と１
３０の波形と同しであることに注意する。ＱおよびＱ信
号は、それぞれ同じクロック信号１７０と２７０に応答
し、回路１００と２００について同じである。しかし第
２図の回路には、４つではなく、２つの行線しか必要な
い。
同様にメモリセル２０２を形成するために逆方向に向い
た２つのインバータしか必要でないが、一方フリップフ
ロップ１０２のためにはたすきがけに接続された２つの
ＮＡＮＤゲー　ト、すなわちさらに複雑な回路が必要で
ある。
本発明を有利な実施例について説明したが、特許請求の
範囲により規定される本発明の権利範囲内に属するその
他の実施例があることは明らかである。特に本発明をＭ
ＯＳ　）ランジスタ技術に関して説明したが、本発明を
実施するために（１！ＭＯ８。
バイポーラ、ＧａＡｓ等のようなその他の技術が等測的
に適用できる。
【図面の簡単な説明】
第１図は、公知のメモリ論理アレイ（ＳＬＡ　）回路の
概略回路図、第２図は、本発明によるＳＬＡ回路の有利
な実施例の概略回路図、第３図は、第２図の回路の一部
のブロック図、第４図は、第１図の方式で使われるタイ
ミング信号の波形図、第５図は、第２図の方式で使われ
るタイミング信号の波形図である。 ２００・・・ＳＬＡ回路、２０２・・・メモリセル、２
０１．２０６・・・トランジスタ対、２２４．２２６・
・・行線、２３２．２５０・・・列回路、２４２．２６
０・・・列線Ｗｉ出願人　　　スベリ−コーポレーショ
ン代理人弁理士　　　１）　代　　蒸　　泊ＦＩＧ、口 、２．　　　　　　　　　　　　　　　　　ＦＩＧ、　
５手続補正書（方式） 昭和５８年５月２５日 特許庁長官　殿 １、事件の表示 待魔Ｉ昭５８−２３８５号 ２、発明の名称 メモリ論理アレイ（ｓｔ、Ａ）回路 ３、補正をする者 ′１１件との関係　　特許出願人 ４代理人　〒１０３ ５補正命令の日付 昭和５８年◆月６日（昭和５８年４月２６日発送）６補
正の対象 「願書の発明の名称の欄」、「委任状の訳文の発明の名
称部分」及び「明細書の発明の名称の欄」 ？、補正の内容 （１）別紙の通り　（訂正願書　　　　１通）（訂正し
た委任状訳文　　　１通） （２）明細書の発明の名称を１メモリ論理アレイ回路」
と訂正する。

Claims (1)

  1. 【特許請求の範囲】 （１）２つだけの端子をイｆしかつセットまたはりセッ
    ト状態を記＠する少なくとも１つのメモリセＪｌ、少な
    くとも１つのメモリセルの入力信号と出り信号を供給す
    る１対の行線、および１対の行線に接続されかつ少なく
    とも１つのメモリセルの入）Ｊｆ、ｒ号と出力信号の転
    送をエネーブルする列回路が設けられていることを特徴
    とするメモリ論理アレイ（ＳＬＡ　）回路。 （２）少なくとも１つのメモリセルに、端子・に接続さ
    れ力）つ互いに反対の方に向いた１対のインバータ回路
    か設けられている、特許請求の範囲第１項記載の回路。 （３）１対の行線のうｂ第１のものが、少なくとも１つ
    のメモリセルにセット入力信号を供給し、かつｌ対の行
    線のうち第２のものか、少なくとも１つのメモリセルに
    リセット信号を供給する、特、ｈ。 ａｌ“１求の範囲第１項記載の回路。 （４）行線の第１のものがデータ出力信号を供給し、か
    つ行線の第２のものがデータ出力信号の相補信号を特徴
    する特許請求の範囲第３項記載の回路。 （５）対の行線が相方向性である、特許請求の範囲第４
    項記載の回路。 （６）行回路の列および行アレイが設けられており、そ
    れぞれの行回路が、２つだけの端子ひ有し力）つセット
    またはリセット状態を記憶する少なくとも１つのメモリ
    セルを有し、また少なくとも１つの行回路が、少なくと
    も１つのメモリセルの端子に結合された１対の行線を有
    し、少なくとも１つのメモリセルの入力信号および出力
    信号を供給し、また少なくとも１つの列回路が、少なく
    とも１つの行回路に結合されるように配置されており、
    少なくとも１つのメモリセルの入力信号と出力信号の転
    送をエネーブルすることな特徴とするメモリ論理アレイ
    （ＳＬＡ　）回路。 （））少なくとも１つの行回路が、複数のメモリセルを
    含む、特許請求の範囲第６項記載の回路。 （８）少なくとも１つの列回路が、複数の行回路に結合
    されるように配置されている、特許請求の範囲第７項記
    載の回路。
JP58002385A 1982-01-13 1983-01-12 メモリ論理アレイ回路 Pending JPS58179997A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/339,022 US4441168A (en) 1982-01-13 1982-01-13 Storage logic/array (SLA) circuit
US339022 1982-01-13

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0088815B1 (de) * 1982-03-17 1985-12-18 Deutsche ITT Industries GmbH Elektrisch löschbare Speichermatrix (EEPROM)
EP0089397B1 (de) * 1982-03-24 1985-12-04 Deutsche ITT Industries GmbH Integrierte Speichermatrix mit nichtflüchtigen, umprogrammierbaren Speicherzellen
JPS61283092A (ja) * 1985-06-06 1986-12-13 Mitsubishi Electric Corp リセツトあるいはセツト付記憶回路を有した半導体集積回路
US4931946A (en) * 1988-03-10 1990-06-05 Cirrus Logic, Inc. Programmable tiles
US5732015A (en) * 1991-04-23 1998-03-24 Waferscale Integration, Inc. SRAM with a programmable reference voltage
ES2381262T3 (es) 2001-08-20 2012-05-24 Suhner Intertrade Ag Arbol flexible con un componente para la reducción de ruido.

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50147861A (ja) * 1974-05-17 1975-11-27
JPS5866420A (ja) * 1981-08-05 1983-04-20 ジェネラル・インスツルメント・コーポレイション ２導体のデ−タカラムを有する記憶論理アレイ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3968480A (en) * 1974-04-25 1976-07-06 Honeywell Inc. Memory cell
US4099265A (en) * 1976-12-22 1978-07-04 Motorola, Inc. Sense line balance circuit for static random access memory
US4293783A (en) * 1978-11-01 1981-10-06 Massachusetts Institute Of Technology Storage/logic array

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50147861A (ja) * 1974-05-17 1975-11-27
JPS5866420A (ja) * 1981-08-05 1983-04-20 ジェネラル・インスツルメント・コーポレイション ２導体のデ−タカラムを有する記憶論理アレイ

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